FPGA 数字逻辑设计.ppt

* * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * Chapter08 有限状态机 有限状态机是指输出取决于过去输入部分和当前输入部分的时序逻辑电路。一般来说，除了输入部分和输出部分外，有限状态机还含有一组具有“记忆”功能的寄存器，这些寄存器的功能是记忆有限状态机的内部状态，它们常被称为状态寄存器。 在有限状态机中，状态寄存器的的下一个状态不仅与输入信号有关，而且还与该寄存器的当前状态有关，因此有限状态机又可以认为是组合逻辑和寄存器逻辑的一种组合。其中，寄存器逻辑的功能是存储有限状态机的内部状态；而组合逻辑又可以分为次态逻辑和输出逻辑两部分，次态逻辑的功能是确定有限状态机的下一个状态，输出逻辑的功能是确定有限状态机的输出。 米里状态机和摩尔状态机 图8.1是一经典状态机的示意图。状态寄存器（一组触发器）输出s(t)为现态；组合逻辑电路输出 s(t+1)为次态。 可把组合逻辑电路模块分为 C1和C2两个部分。如图8.2所 示。这样输出z(t)取决于当前输 入x(t)和现态s(t)两信号的状态 机，称之为米里状态机 （Mealy State Machine）。 如果输出z(t)只取决于现态s(t)，如图8.3所示，我们称这种状态机为摩尔状态机（Moore State Machine）。 摩尔状态机序列检测器 米里状态机序列检测器 考试题型：填空、应用题、程序仿真、简答题 参考习题：2.8、2.9、2.10、2.11； 3.1、3.2、3.3、3.4、3.5、3.6、3.7； 4.2； 8.2、8.3、8.4、8.5； 参考程序：5.6、5.7、5.8、5.11、5.40； 6.7； 7.3、7.4、7.5、7.6、7.10、7.15 * * * * * * * * * * * * * * * * * * * * * * 乘法运算 除法运算 算数逻辑单元（ALU） Chapter07 时序电路 组合电路的输出值只与当前的输入有关。 时序电路的输出不仅和当前的输入有关，还与过去的输入有关。这意味着，电路中必须包含一些存储器件来记住这些输入的过去值。需要用到锁存器（Latches）和触发器（Filp-Flops）。 锁存器和触发器 SR锁存器 两个反相器的输出互为对方的输入。但状态一旦确定即不可改变。可用与非门来代替反相器来实现存储二进制数据的电路。 下图为SR锁存器以及它的四种状态。 时钟触发SR锁存器 前面的SR锁存器增加两个与非门，可以构成时钟触发SR锁存器。注意：当置位或复位操作发生时，时钟信号必须为1。 D锁存器 在时钟出发SR锁存器中，当时钟信号和输入信号均为1时，是不允许状态，为了避免此状态，要保证S和R总是取反向的逻辑值，可以通过加一个反相器完成此功能。 只有当时钟信号为0是，才能进入存储状态。 边沿触发的D触发器 在时钟CLK的上升沿，D的值被所存在q中。 寄存器 D触发器可用于存储比特信号，增加一根输入线load，可加载输入信号。 可以把4个1位寄存器模块组合在一起，构成4位的寄存器，同理，可以用N个1位寄存器构造成1个N位寄存器。 移位寄存器 1个N位的位移寄存器包含N个触发器。在每个时钟脉冲下，数据从一个触发器移到另一个触发器。需要注意的是，在同一时钟上升沿，所有的数值都是同时移位的。 如果把上图的移位寄存器q0的输出连接到触发器q3的输入，并且在这4个触发器中只有一个输出为1，其余三个输出为0，这样的电路为环形计数器。它可产生一个作为各种定时电路基础的四相时钟。 计数器 其真值表及逻辑方程如下： 脉冲宽度调制器 可用脉冲调制（PWM）信号来控制一个直流电机的速度和一个伺服电机的位置。 一般可以用固态继电器控制直流负载，还可以用带有两个背靠背二极管的场效应管的固态继电器控制交流负载。 7段显示管 用卡诺图设计一个7段译码器，并写一个Verilog程序实现得到的逻辑方