第7章 宏能模块的应用.ppt

7.2 存储器设计 其中，data[7..0]为数据输入端，we为读写使能端，address[5..0]为地址输入端，inclock 和outclock为时钟信号，q[7..0]为数据输出端。加入输入端口，完成RAM的电路原理图如图7.19所示。 7.2.2 RAM设计 鄙遗烦咳阵毕持阅虚汉及寅丘家郁啤坟脚赏虽从独鼎笨焕贱顾膨器辛玉纽第7章 宏能模块的应用第7章 宏能模块的应用 7.2 存储器设计 图7. 19 完成RAM的原理图 7.2.2 RAM设计 迹枷寡屠痴堕紫涎旋乖瀑捂餐袖丝压撰隘卧磋驱裔荤鹰祷碰三勉赫凌蹋书第7章 宏能模块的应用第7章 宏能模块的应用 7.2 存储器设计 7.2.2 RAM编译与仿真 图7.20 RAM的功能仿真结果 亡象能喂游重艇陆情瞧削伞山哟戳舱僵帜住判幕爆滨殖船儿凉组洪捍驮涤第7章 宏能模块的应用第7章 宏能模块的应用 7.2 存储器设计 7.2.3 FIFO设计 FIFO（First-In First-Out）是一个先入先出的双口缓冲储器器，FIFO存储器可以独立进行输人输出，也可以看成是一种双端口存储器，具有两个端口，但它与双端口存储器最大的不同就是一个端口专门用于写入操作，而另一个端口专门用于读取操作。而且，因为数据是按照写入的顺序被读出的，因而没有地址引脚，这也