第5章20141104讲解.ppt

8086 CPU的每条指令都有自己的固定的时序。例如从存储器读一个字节(或字)的操作总线周期是由4个T状态组成，如下图所示。 * CPU在T1状态： 把地址信息从地址线A19～A16、AD15～AD0上输出， 并且立即发出地址锁存信号ALE，把在A19～A16上出现的高4位地址和在AD15～AD0上出现的低16位地址，在外部地址锁存器上锁存。 这样，20位地址信息就送至存储器。CPU也是在T1状态发出区分是存储器还是I／O操作的IO/M信号。 在T2状态： CPU发出读命令信号(若使用接口芯片8286，还有相应的控制信号DT／R和DEN)。有了这些控制信号，存储器就可以实现读出。 在这些信号发出后，CPU等待一段时间，到它的T4状态的前沿(下降沿)采样数据总线AD15～AD0以获取数据，从而结束此总线周期。 * 存储器从接收到地址信号，要经过地址译码选择，选中所需要的单元，I／O端口也如此。 从接收到IO/M信号和RD信号(这些信号一般用作选通信号)，到信息从被选中的单元读出送至数据总线也都是需要一定时间的，它是否能在T4周期的前沿之前完成，这完全取决于存储电路或I／O端口本身。 所以，在CPU的时序和存储器或I／O端口的时序之间存在配合问题。 * CPU中设计了一条准备就绪——READY输入线 这是由存储器或I／O端口输送给CPU的状态信号线； 在存储器或I／O端口对数据的读写操作完成时，使READY线有效(即为高电平)。 CPU在T3状态的前沿(下降沿)采样READY线 若其有效，则为正常周期，在T3状态结束后进入T4状态，且CPU在T4状态的前沿采样数据总线，完成一个读写周期； 若CPU在T3状态的前沿采样到READY为无效(低电平)，则在T3周期结束后，进入TW周期(等待周期)，而且在TW周期的前沿采样READY线，只要其为无效，就继续进入下一个TW周期， 直至在某一个TW周期的前沿采样到READY为有效时，则在此TW周期结束时进入T4周期，在T4状态的前沿采样数据线，完成一个读写周期，其过程如下图所示。 * * 因此，在设计系统的硬件电路时，要根据CPU与所选的存储器的读写速度，分析能否在时序上很好地配合，若需要插入TW周期，就要设计一个硬件电路来产生适当的READY信号。 有了READY信号线，就可以使CPU与任何速度的存储器相连接(当然存储器的速度还是要由系统的要求来选定)。 但是，这说明了当CPU与存储器或I／O端口连接时，要考虑相互之间的时序配合问题。 * 2. 8086 CPU的典型时序 在最大组态下，8086的基本总线周期由4个T状态组成。 在T1状态时，8086发出20位地址信号，同时送出状态信号S0、S1、S2给8288总线控制器。8288对S0～S2进行译码， 产生相应命令的输出控制信号。 首先，8288在T1期间送出地址锁存允许信号ALE，将CPU输出的地址信息锁存至地址锁存器中，再输出到系统地址总线上。 在T2状态，8086开始执行数据传送操作。此时，8086内部的多路开关进行切换，将地址／数据线AD0～AD15上的地址撤消，切换成数据总线，为读写数据作准备。 * 8288发出数据总线允许信号和数据发送／接收控制信号DT／R允许数据收发器工作，使数据总线与8086的数据线接通，并控制数据传送的方向。同样，把地址／状态线A16／S3～A19/S6切换成与总线周期有关的状态信息，指示若干与周期有关的情况。 在T3周期的下降沿，8086采样READY线。 如果READY信号有效(高电平)，则在T3状态结束后进入T4状态，在T4状态开始的时钟下降沿，把数据总线上的数据读入CPU或写进地址选中的单元。在T4状态，结束总线周期。 * 如果访问的是慢速存储器或外设接口，则应该在T1状态输出的地址经过译码选中某个单元或设备后，立即驱动READY信号到低电平。 8086在T3状态采样到READY信号无效，就会插入等待周期TW，在TW状态CPU继续采样READY信号；直至其变为有效后再进入T4状态，完成数据传送，结束总线周期。 在T4状态，8086完成数据传送，状态信号S0～S2变为无操作的过渡状态。在此期间，8086结束总线周期，恢复各信号线的初态，准备执行下一个总线周期。 * * 6 * 1.存储器读周期 * 7 2010年11月3日 2010年11月3日 * 第五章 处理机总线时序和系统总线 一、 IBM PC/XT机主板结构 二、 IBM PC/XT控制核心和接口 5.1.1、8086的两种组态 5.1.2、8086引脚 5. 2 、8086处理机时序 5. 3、系统总线 * 本章要求: 1、了解IBM PC/XT机