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计数器及时序电路fpga
实验一MAX+PLUSⅡ软件的使用
一、实验目的：
1、掌握用VHDL 语言进行简单组合逻辑电路的设计方法。
2、了解并掌握MAXPLUS2软件的使用。
3、掌握组合逻辑电路的仿真方法。
二、实验设备：
1、PC 机
2、MAXPLUSⅡ软件。
三、实验内容：
1、用VHDL 语言输入法设计一个二选一，并进行仿真测试。
2、用VHDL 语言输入法设计一个四舍五入判别电路，要求当输入大于或等于5 时，判别电路输出为1；反之为0。
四、实验步骤：
1、采用文本编辑器输入VHDL 语言源程序，建立工程。
2、编译。
3、导入波形文件，保存后，设置数据后进行仿真,验证结果。
五、程序清单及仿真结果：
（一）、二选一
library ieee;
use ieee.std_logic_1164.all;
entity mux21 is
port(a,b:in std_logic;
s:in std_logic;
y:out std_logic);
end mux21;
architecture mux_artch of mux21 is
begin
y=a when s=0 else
b when s=1 ;
end mux_arch;
Maxplus2环境下操作过程：
仿真结果：
（二）、四舍五入判别电路：
方法一：其输入为十进制数
library ieee;
use ieee.std_logic_1164.all;
entity mu45 is
port(din:in std_logic_vector(3 downto 0);
q:out std_logic);
end mu45;
architecture mu45_arch of mu45 is
begin
q=1 when din=5 else
0;
end mu45_arch;
仿真结果：
说明：输入为0~4时，输出y为低电平，输入为5时输出为高电平，实现了四舍五入的功能。
方法二：其输入为8421BCD 码，
library ieee;
use ieee.std_logic_1164.all;
entity sswr is
port(input:in std_logic_vector(3 downto 0);
y:out bit);
end sswr;
architecture art of sswr is
begin
process(input)
begin
case input is
when 0000=y=0;
when 0001=y=0;
when 0010=y=0;
when 0011=y=0;
when 0100=y=0;
when 0101=y=1;
when 0110=y=1;
when 0111=y=1;
when 1000=y=1;
when 1001=y=1;
when others=null;
end case;
end process;
end art;
仿真结果：
实验二组合逻辑电路的设计
一、实验目的：
1、掌握用VHDL 语言进行简单组合逻辑电路的设计方法。
2、了解并掌握MAXPLUS2软件的使用。
3、掌握组合逻辑电路的仿真方法。
二、实验设备：
1、PC 机
2、MAXPLUS2软件。
三、实验内容：
1、用VHDL 语言输入法设计三人表决器，并进行仿真测试。
2、用VHDL 语言输入法设计一个8—3编码器，并进行仿真测试。
四、实验步骤：
1、采用文本编辑器输入VHDL 语言源程序，建立工程。
2、编译。
3、导入波形文件，保存后，设置数据后进行仿真。
五、VHDL源程序及仿真结果：
（一）、三人表决器
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity elc31 is
port (m:in std_logic_vector(2 downto 0);
y:out std_logic);
end;
architecture beha of elc31 is
begin
process (m)
begin
if m=000 then y=0;
elsif m=001then y=0;
elsif m
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