ModelSim软件仿真步骤教程..docVIP

使用ModelSim模擬驗證HDL code 在模擬前先準備好我們要模擬的電路檔案 (Verilog HDL，TestBench,…) 打開ModelSim，新建一個Project，鍵入Project name 按OK。此處我們的library name 為default library name “work”不必更改。 然後再加入我們所要模擬的電路檔案(若尚未準備，可開啟新檔案再將cod鍵入)選 Add Existing File，將我們已編輯好的檔案加入。將我們所需要的檔案加入，按Browse選擇我們所需檔案.v, count_test.vt)，按下OK。 再將先前所開啟的增加檔案的視窗關閉，按close。 按下compile all。Compile成功沒有顯示出錯誤訊息, 則開始模擬波形按下Simulation, 選擇檔案所在的Library (work), 點選TestBench的ModuleName t_Gap_finder 按承接上步驟將會跳出以下視窗，若要將所有訊號加入波型中觀察則選擇在testbench的module name按滑鼠右鍵選擇 ? Add ?Add to Wave。按下Run All開始模擬跑完後會跳出下面視窗選擇否則可觀察模擬波形，若按下是則會將ModelSim關閉。 觀察波形圖是否與功能符合,若與設計不符則修改設計並重複