数字逻辑第5章习题参考解答..docVIP

5.31 BUT门的可能定义是：“如果A1和B1为1，但A2或B2为0，则Y1为1；Y2的定义是对称的。”写出真值表并找出BUT门输出的最小“积之和”表达式。画出用“与非-与非”电路实现该表达式的逻辑图，假设只有未取反的输入可用。你可以从74x00、04、10、20、30组件中选用门电路。 解：真值表如下 A1 B1 A2 B2 Y1 Y2 A1 B1 A2 B2 Y1 Y2 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 1 0 0 1 0 0 0 0 1 0 0 0 1 0 1 0 0 0 0 0 1 1 0 1 1 0 1 1 0 1 0 1 0 0 0 0 1 1 0 0 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 1 0 0 0 1 1 1 0 1 0 0 1 1 1 0 1 1 1 1 1 0 0 利用卡诺图进行化简，可以得到最小积之和表达式为 Y1=A1·B1·A2’+A1·B1·B2’ Y2=A1’·A2·B2+B1’·A2·B2Y2 采用74x04得到各反相器 采用74x10得到3输入与非 采用74x00得到2输入与非 5.32做出练习题5.31定义的BUT门的门级设计，要求以cmos实现时使用的晶体管数目最少，可以从74x00、04、10、20、30组件