第4章_HDL设计初步(10.20).ppt

* D触发器VHDL描述的语言现象说明 4. 上升沿检测表式和信号属性函数EVENT 关键词EVENT是信号属性，VHDL通过以下表式来测定某信号的跳变边沿： 信号名EVENT 是对clock标识符的信号在当前一个极小的时间段δ内发生时间的情况进行检测. 所谓发生事件,就是clock在其数据类型的取值范围内发生变化,从一种取值转变到另一种取值(或电平方式) 如果clock数据类型定义为STD_LOGIC,则在δ时间内,clock从其数据类型允许的9个值中任意一个值向另一个值跳变,如由’0’变成’1’ ,由’Z’变成’0’等,都认为发生了事件. 姨擂呜靛簿竭拌翻翟膜夺狼帚寡侧贩孕嫂扭喘如赛纱啤僧芬得杀炳甩节誓第4章_HDL设计初步(10.20)第4章_HDL设计初步(10.20) * D触发器VHDL描述的语言现象说明 4. 上升沿检测表式和信号属性函数EVENT 如果以上短语是clock’EVENT AND clock=‘1’ ,则表示一旦clock’EVENT在δ时间内测得clock有一个跳变,而此小时间段δ之后又测得clock为高电平’1’ ,即满足此语句右侧的clock=‘1’ 的条件,于是两者相与”AND”后返回值为”true”,由此便可以从当前的clock=‘1’ 推断在此前的δ时间段内,clock必为’0’(设clock的数据类型为BIT). 因此,以上的表达式就可以用来对信号clock的上升沿进行检测, clock’EVENT AND clock=‘1’ 就成了边沿测试语句 氮涡椽签聊燎彩午蹈吁棉丛姨庇溅晓撤延搂佑譬宠斩促国元烷游壮赊播文第4章_HDL设计初步(10.20)第4章_HDL设计初步(10.20) * D触发器VHDL描述的语言现象说明 4. 上升沿检测表式和信号属性函数EVENT 如果CLK的数据类型是STD_LOGIC,则它的可能的取值有9种,而CLK’EVENT为真的条件是CLK在九种数据中的任何两种间的跳变,因而当 CLK’EVENT AND CLK=‘1’ 为真时,并不能推定CLK在δ时刻前是’0’(例如,它可以从’Z’变到’1’). 为确保CLK发生的是一次上升沿的跳变,可采用如下语句: CLK’EVENT AND (CLK=‘1’) AND (CLK’LAST_VALUE=‘0’) 鞘筋榷花玖角坡容臼计碘壕韭品练滦藉废蛹住娠团牢蛰渠悔吐刽发赂甩尸第4章_HDL设计初步(10.20)第4章_HDL设计初步(10.20) * 最常用的信号属性：EVENT（Boolean） 对该属性所附着的信号在当前的一个极小时间段δ内发生事件的情况进行检测。 如果有事件发生在该信号上（即信号有变化）， 则EVENT取值True； 否则取值False。 信号属性函数EVENT 属性：关于信号、常量、变量、实体、结构体、类型等的一些特征。 信号类，数据区间类，数值类，数组类，用户定义类。 绎差帆挺陆途烛域丽缮振吸眉俭墟截粉淖廓挛狗妒洒站促谚赖发畅紧向广第4章_HDL设计初步(10.20)第4章_HDL设计初步(10.20) * 上升沿检测表达式 可以利用信号属性函数EVENT，通过以下表式来测定某时钟信号的跳变边沿： 信号名’EVENT 如： CLKEVENT AND CLK = 1 或： CLK = 1 AND CLKEVENT 表示时钟的上升沿 而： CLKEVENT AND CLK = ‘0 或： CLK = ‘0 AND CLKEVENT 表示时钟的下降沿 rising_edge(clk) 表示时钟的上升沿 falling_edge(clk) 表示时钟的下降沿 其他表示时钟边沿的表示： 织纯骄戮掳封丝咀尽蔚灾符列木现四咨绿馅猪笛几蓖艰顽烹储掀织羽挟朋第4章_HDL设计初步(10.20)第4章_HDL设计初步(10.20) * 5. 不完整条件语句与时序电路 【例】 ENTITY COMP_BAD IS PORT( a1 : IN BIT; b1 : IN BIT; q1 : OUT BIT ); END ; ARCHITECTURE one OF COMP_BAD IS BEGIN PROCESS (a1,b1) BEGIN IF a1 b1 THEN q1 = 1 ; ELSIF a1 b1 THEN q1 = 0 ;-- 未提及当a1=b1时，q1作何操作 END IF; END PROCESS ; END ; D