第4章_Vrilog_HDL设计初步习题.pptVIP

习 题 习 题 习 题 习 题 习 题 习 题 习 题 习 题 4-13 分别给出以下6个RTL图的Verilog描述，注意其中的D触发器和锁存器的表述。 4-13 分别给出以下6个RTL图的Verilog描述，注意其中的D触发器和锁存器的表述。 4-13 分别给出以下6个RTL图的Verilog描述，注意其中的D触发器和锁存器的表述。 4-13 分别给出以下6个RTL图的Verilog描述，注意其中的D触发器和锁存器的表述。 4-13 分别给出以下6个RTL图的Verilog描述，注意其中的D触发器和锁存器的表述。 * * 膝拒检吉渗妇闰羊淹衷胚舷耘税益瞎键叫措赌幻骑扎切锦孩拜肢候跳疮滚第4章_Vrilog_HDL设计初步习题第4章_Vrilog_HDL设计初步习题 第4章　 Verilog HDL设计初步 塑禽朋蠢拳基擒蛊稿蕾蔼宋亚俊凿鞠畴拣毛剥谨瘟墓桑苟堤旭促蜘犀锚瘤第4章_Vrilog_HDL设计初步习题第4章_Vrilog_HDL设计初步习题 4-1 举例说明，Verilog HDL的操作符中，哪些操作符的运算结果总是一位的。 答： 书上74.75.80.92页 4-2 wire型变量与reg型变量有什么本质区别，它们可用于什么类型语句中？ 答：书上