西南交大数字电子技术第2章解析.ppt

1. CMOS逻辑门（1）与非 * A B L A B MN1 MP1 MN2 MP2 L 0 0 0 1 1 0 1 1 截止 导通 截止 导通 导通 导通 导通 截止 截止 导通 截止 截止 截止 截止 导通 导通 1 1 1 0 (b)工作状态表 VTHn =0.7 V ; VTHp = -0.7 V ; VDD=5VVTHn +|VTHp | 逻辑0代表0V，逻辑1代表5V（正逻辑） A B L VDD MP1 MP2 MN1 MN2 (a)电路图 （2）或非 * A B MN1 MP1 MN2 MP2 L 0 0 0 1 1 0 1 1 截止 导通 截止 导通 导通 导通 导通 截止 截止 导通 截止 截止 截止 截止 导通 导通 1 0 0 0 (b)工作状态表 VTHn =0.7 V ; VTHp = -0.7 V ; VDD=5VVTHn +|VTHp | 逻辑0代表0V，逻辑1代表5V （正逻辑） (a)电路图 A B L VDD MP2 MP1 MN2 MN1 A B L （3）异或 * VTHn =0.7 V ; VTHp = -0.7 V ; VDD=5VVTHn +|VTHp | 逻辑0代表0V，逻辑1代表5V （正逻辑） A B L VDD MP2 MP1 MN2 MN1 VDD MP4 MP3 MP5 X MN4 MN3 MN5 X 当X=0时， 当X=1时， A B L 2. CMOS传输门 * （1）电路图 （2）电路符号 CMOS传输门(Transmission gate)是由一对PMOS和NMOS管并联构成的逻辑电平控制开关，并由一对相位相反的控制信号控制； 当控制信号C处于高电平时，PMOS和NMOS均导通，输入输出之间为低阻抗连接，A和B点导通；当C处于低电平时， PMOS和NMOS均截止，输入输出之间为高阻抗连接，A和B点断开。 轨到轨（VDD到GND）电压摆幅能力的； 具有双向传输能力，PMOS衬底接VDD、NMOS衬底接GND。 C A B CMOS传输门应用 传输门的使用有时会带来电路的简洁高效，下图为一个由传送门构成的数据多路复用器电路(multiplexer)，实现二选一的功能，相比门电路构成的复杂逻辑选择系统，采用传输门的方式更为简洁、功耗低、延时也更小。 数据多路复用器电路(multiplexer) 逻辑门实现形式 传输门实现形式 3. CMOS漏极开路（OD）门 CMOS电路中为了满足输出电平变换、实现线与逻辑、作为短路开关等需求，将输出级电路结构改为一个漏极开路输出的MOS管，构成漏极开路输出（Open-Drain Output）门电路,简称OD门。 为了达到尽量快的转换速度，OD门的上拉电阻应尽量小，从而减小低态到高态的转换RC时间常数。然而上拉电阻也不能任意小，需由OD门输出的最大吸收电流以及其最大输出低电平来决定。 * VDD1 VDD2 RL A B Y A B Y OD门电路形式（与非） OD门电路符号（与非） 基于OD门的线连逻辑(Wire logic) 若用一个上拉电阻将多个漏极开路门电路连接在一起，就形成线连逻辑(Wire logic)。当且仅当所有OD门的输出为高态（OD门开路），线连逻辑输出为高态，这里Z = Z1 · Z2= (A·B)’ ·(C·D)’ = (A·B + C·D)’。 4. CMOS三态输出 逻辑输出有低电平和高电平两个正常态，分别对应逻辑0和1。然而，有些应用场景需要门电路的输出撤离互连线，就需要为逻辑门构建第三中电气输出状态——高阻态（High impedance state），或悬空态（Floating state） 下图CMOS三态缓冲器（Three state buffer）电路及其逻辑符号。当EN=低电平时Y=~A;当EN=高电平时，MP1和MN1均截止，Y输出呈现高阻态。 * VDD A EN’ Y A EN’ Y MP1 MN1 CMOS三态缓冲器电路形式（非） CMOS三态电路符号（非） CMOS三态输出的应用 三态输出门电路主要用于数据总线传输，即构成三态总线（Three-state bus）,在复杂的数字系统中，减少各个单元之间的连线数目，用一条物理导线通过分时复用的形式在各个门之间传递信号，形成灵活可配置的数据传输通道。 * A1 EN1’ G1 A2 EN2’ G2 An ENn’ Gn 总 线 需要注意的是，三态总线上一次只能选通一个门发送信号，这时其它呈现高阻的门会产生漏电流，在实际应用中各个发送门的高态和低态必须要确保满足相应总线电路配置下的扇出需求。 逻辑门的扇出fanout是指该逻辑门电路能驱动的负载逻辑门