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《微机原理与汇编语言》课堂讲义（编号：003） 2．最大模式下的总线的形成 现以PC/XT机为例，介绍最大组态下系统总线的形成。最大组态下PC/XT计算机的总线形成如图2-7所示。 图2-7 最大组态下（PC/XT）的总线形成 3．8086与8088的不同 （2）8086的存储器组织，注意它分为偶、奇两个存储体，即所有的偶地址单元集中于偶存储体，所有的奇地址单元集中于奇存储体。偶存储器用于存放低8位数据，奇存储器用于存放高8位数据。偶、奇存储体分别用引脚信号A0=0和BHE=0来选中，其数据线分别连接着AD7～AD0和AD15～AD8，如图所示。在进行“字访问”时，偶地址的字访问可以一次完成，因为要访问的存储体与数据总线是“对齐”的； （3）8088的第34号引脚为SS0（HIGH），8086的对应引脚为BHE/S7，该引脚复用；在T1时输出信号有效时，表示高8位复用总线AD15～AD8将在后续的总线周期（T2～T4）里传送数据，由于仅在T1时出现，所以系统需要对它进行锁存；在T2～T4，该引脚输出状态信号S7，但系统未定义它的功能。 （4）在最小组态下，8088选择访问对象的信号为IO/M，而8086的对应信号为M/IO，前者是为了兼容8085CPU而设计的。 （5）8088指令队列长度为4字节，当队列中有一个字节的空缺时，它将自动取指；并且队列中只要有一个指令字节，8088即开始执行指令。8086的指令队列长度为6个字节，在出现两个字节的空缺时，它才会自动取址；在队列中有两个指令字节时，才开始执行指令，这是由于8086的数据总线宽度为16位，一次可读取两个字节的缘故。 2.3 8086CPU总线的操作时序 【知识回顾】 时钟周期：计算机最小时间单位，若f=4MHz，则T=0.25，简记为T，称为“状态”； 机器周期：又称“总线周期”，指CPU完成一个基本操作的时间或分时复用总线上至少完成一次功能转换的时间，一个机器周期等于4T，即1； 指令周期：执行一条指令所需要的时间，指令又可分为单周期指令（1个机器周期）、双指令周期等。 时 序：主要用于阐述在一个总线周期内究竟发生了什么，它是指CPU在操作进行过程中各个环节在时间上的先后顺序。指令从存储器读入指令译码器，进行指令译码操作，是在时序的控制下一步一步实现的。计算机的一切操作都是在时序控制下进行的。一般来说，主要产生的状态有以下五种：存储器读、存储器写、I/O设备读、I/O设备写、中断响应。 2.3.1 8088最小模式下的总线时序 1．8088CPU最小模式下的总线读周期 图2-9为CPU从存储器或I/O端口读取数据的时序。最基本的读操作包含4个状态，即T1、T2、T3和T4。当存储器或I/O设备的速度慢于CPU速度时，在T3和T4状态之间插入1个或几个等待状态TW。 2．8088CPU最小模式下的总线写周期 图2-10为CPU从存储器或I/O端口写入数据的时序。和读操作一样，最基本的写操作周期也包含4个T状态，若慢速的存储器或I/O端口来不及接收数据，也是在T3和T4状态之间插入一个或几个等待状态TW。 3、对于下面两个图的比较解释： （1）AD~AD先输出地址信号，再传输数据信号； （2）T1表示地址输出阶段，T2表示状态输出阶段（控制信号），#RD、DT/#R、#DEN开始变得有效，T3为数据准备阶段，T4为总线结束阶段； ★（3）当READY信号无效时，会在T3和T4之间加插TW信号，不立即进入T4状态，在T3开始的时候检测READY信号，若无效，在T3结束的时候加插TW信号，进入TW周期后继续检测READY信号，等到有效后再进入T4阶段。 图2-9 图2-10 （4）对于读而言，由于地址和状态量都由CPU直接给出，而数据从外部取出，需要有一系列的准备时间，故会有一段延迟才会给出；对于写而言，数据亦由CPU给出，故不存在延迟。 （5）由于ALE早于地址信号有效而有效，早于地址信号无效而无效，故锁存器高电平触发。 ★（6）DMA操作和中断操作信号的检测和加插：对于DMA操作，HOLD信号在每个总线周期T4开始时检测。由于CPU正在进行总线访问时不能打断，只能在前次总线访问和下次访问之间即只能在本次T4后下次T1之间加插，故只能在T4开始时检测，又由于CPU需要一定的响应处理时间，在T4结束时关闭在总线连接，给出HOLD响应信号。T是CPU执行的最小时间，中断和DMA操作必须在当前总线周期结束时加插（对