基于VHDL语言的频率计设计课稿.doc

目录 一、 课程设计任务： 2 二、 课程设计原理： 2 三、 课程设计所需仪器： 2 四、 课程设计使用的硬件资源及原理框图： 2 五、 设计过程及操作： 3 1、 FTCTRL测频控制模块： 3 2、 计数器模块： 3 3、 REG32B锁存器模块 3 4、 DECL7S译码器模块 4 5、 分频器模块 4 6、 MUX多路选择器模块。 4 7、 器件连接： 4 8、 操作过程： 4 六、 设计各个模块代码： 5 1：FTCTRL模块 5 2：CNT_10计数器模块 5 3：REG32B锁存器模块 6 4：DECL7S译码器模块 6 5：any_10 10分频器模块 7 6：any_5 5分频器模块 7 7：any_16 16分频模块 8 8：MUX多路选择器模块 9 9：顶层例化代码 9 七、总电路： 12 八、管脚配置： 13 九、设计结果： 14 课程设计任务： 设计8位十进制频率计 课程设计原理： 根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1秒的对输 入信号脉冲计数允许的信号；1秒计数结束后，计数值锁入锁存器的锁存信号和为下一测频 计数周期作准备的计数器清0信号。这清0个信号可以由一个测频控制信号发生器TESTCTL 产生，它的设计要求是，TESTCTL的计数使能信号CNT_EN能产生一个1秒脉宽的周期信