串行输入并行输出的移位寄存器-EDA仿真.docVIP

串行输入/并行输出的移位寄存器 //功能模块部分 module shifter_sipo(data_in,clk,clr,shift_en,data_out); //定义模块名及输入、输出变量 parameter size=4; //定义size为常数4 input data_in,clk,clr,shift_en; //输入端口 output [size:1] data_out; //输出端口 reg [size:1] data_out; //输出变量为四位的寄存器型 always@(posedge clk) //always过程块[敏感事件列表（时钟上升沿有效）] if(!clr) //如果清零信号不为零 data_out=b0; //把二进制0赋给输出端口data_out else if(shift_en) //如果shift-en不为0 begin //串行块 data_out=data_out1; // data_out左移一位，结果原赋给data_ou data_out[1]=data_in; //把输入端口的值赋给输出端口的第一位 end endmodule //测试模块部分 module sti_shifter； //测试模块名 parameter size=8; //定义 size为常数8 wire [size:1] data_out; //定义data_out为8位的连线形 reg clk,clr,data_in,shift_en; //定义clk,clr,data_in,shift_en为寄存型 shifter_sipo sh1(data_in,clk,clr,shift_en,data_out); //调用功能模块 defparam sh1.size=size; //对实例sh1的size变量进行重新赋值 initial begin // initial过程块 clk = 0; //把0赋给变量clk clr = 1; //把1赋给变量clr shift_en=1; // 把1赋给变量shift_en data_in = 0; // 把0赋给变量data_in #10 data_in=1; //10个时间单位后，把1赋给变量data_in #20 data_in=0; //20个时间单位后，把0赋给变量data_in #30 data_in=1; //30个时间单位后，把1赋给变量data_in #40 data_in=0; //40个间单位后，把0赋给变量data_in #50 clr=0; //50个时间单位后，把0赋给变量clr #10 data_in=1; //10个时间单位后，把1赋给变量data_in #20 clr=1; //20个时间单位后，把1赋给变量clr #50 shift_en=0; // 50个时间单位后，把0赋给变量shi