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Verilog教程(1) 清华大学微电子学研究所 2003年9月 提纲 Verilog概述 Verilog程序的基本结构 Verilog上机环境及工具 Verilog概述 什么是Verilog HDL? Verilog HDL(Hardware Discription Language)是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。 Verilog在VLSI设计过程中的位置 Verilog的历史 最初是于1983年由Gateway Design Automation公司(后被Cadence收购)为其模拟器产品开发的硬件建模语言 1990年，Cadence公司成立OVI(Open Verilog International)组织来负责推广Verilog 1995年，IEEE制定了Verilog HDL标准，即IEEE Std 1364 - 1995 Verilog与VHDL 目前，设计者使用Verilog和VHDL的情况 美国：Verilog: 60%, VHDL: 40% 台湾：Verilog: 50%, VHDL: 50% Verilog 与 VHDL 两者的区别： VHDL侧重于系统级描述，从而更多的为系统级设计人员所采用 Verilog侧重于电路级描述，从而更多的为电路级设计人员所采用 Verilog HDL与 C语言 虽然Ver