Verilog硬件描述语言行为建模培训教程文件.pptVIP

西安邮电学院计算机系 第四章 行为建模 随着电路设计复杂度的不断提升，我们需要从整体结构和算法层次上对硬件电路进行抽象和描述。这种描述是比数据流描述更高层级的描述，称为行为级或算法级建模。 4.1结构化过程语句 initial和always是verilog中用于行为级建模的两种基本语句，其他所有的行为语句只能出现在这两种过程语句中。 每个initial和always语句代表一个独立的（并发）执行过程。每个执行过程从仿真时间0开始，并且这两种语句不能嵌套使用。 1、initial语句 //initial语句的格式如下： initial begin 语句1; 语句2; ...... 语句n; end [例1]： initial begin areg=0; //初始化寄存器areg memory[index]=0; end 在这个例子中用initial语句在仿真开始时对各变量进行初始化。 [例2]： initial begin inputs = b000000; //初始时刻为0 #10 inputs = b011001; #10 inputs = b011011; #10 inputs = b011000; #10 input