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语法进阶 语法详细讲解 第一部分 Verilog测试模块的编写 目的： 复习如何编写较复杂的测试文件，对所做的设计 进行完整的测试和验证。 掌握组织模块测试的常用方法；学会编写常用的 测试代码。 语法详细讲解 用Verilog设计的步骤 注：虚线表示编译器能检查输入文件的可读性和是否存在以及是否允许生成输出文件 语法详细讲解 测试平台的组成 语法详细讲解 并行块 在测试块中常用到fork…join块。用并行块能表示以同一个时间起点算起的多个事 件的运行，并行地执行复杂的过程结构，如循环或任务。举例说明如下： module inline_tb; reg [7:0] data_bus; initial fork data_bus= 8’b00; #10 data_bus = 8’h45; #20 repeat (10) #10 data_bus = data_bus +1; #25 repeat (5) # 20 data_bus = data_bus 1; #140 data_bua = 8’h0f; join end