VHDL的语言要素演示文件修改版.pptVIP

重要结论： 在进程中，变量赋值语句一旦被执行，目标变量立即被赋予新值，在执行下一条语句时，改变量的值为上一句新赋的值，而信号的赋值语句即使被执行也不会使信号立即发生代入，下一条语句执行时，仍然使用原来的信号值，信号是在进程挂起时才发生代入的。 四、VHDL 的数据对象的赋值 集合操作（整体赋值） 集合操作---采用序号 集合操作--采用others 二、其它预定义数据类型 1、标准逻辑位类型(STD_LOGIC) 标准逻辑位数据类型是扩展的BIT类型，在IEEE1164标准中预定义了该数据类型： Type std_logic is(‘U’, ‘X’,‘0’, ‘1’, ‘Z’,‘W’, ‘L’, ‘H’, ‘-’); 该类型能比较全面地包括数字电路中信号会出现的几种状态，因此一般情况把这种类型代替bit。 2、标准逻辑位矢量类型（STD_LOGIC_VECTOR） STD_LOGIC_VECTOR是基于STD_LOGIC 数据类型的一维数组，数组中的每一个元素都是以上定义的一位STD_LOGIC。 定义时须指明无符号整数的位数，最左边位为最高位。例如： SIGNAL x: UNSIGNED(0 TO 3); --4位无符号整数定义 不能用UNSIGNED定义负数； UNSIGNED数据和STD_LOGIC_VECTOR数据可以进行相互转换，如：