VHDL讲义第八章 VHDL语言属性描述培训教程文件.pptVIP

TYPE matrix IS ARRAY(0 TO 7, 15 DOWNTO 0) OF std_logic； i = matrix ’ left (1); -- i = 0; i = matrix ’ right (1); -- i = 7; i = matrix ’ high (1); -- i = 7; i = matrix ’ low (1); -- i = 0; i = matrix ’ left (2); -- i = 15; i = matrix ’ right (2); -- i = 0; i = matrix ’ high (2); -- i = 15; i = matrix ’ low (2); -- i = 0; ________________________________________________________________________________________________________________________________________________________ VHDL语言设计技术——第八章 VHDL语言属性描述 * 第八章 VHDL语言属性描述 属性是指关于设计实体、结构体、类型、信号等项目的指定特性。 属性提供了描述特定对象的多个侧面值的手段 信号属性在检测