第三章 合逻辑电1.ppt

第三章 组合逻辑电路 用n位二进制代码对2n个允许同时出现的信号进行编码,这些信号具有不同的优先级,多于一个信号同时出现时,只对其中优先级最高的信号进行编码,这样的编码器称为二进制优先编码器。8线-3线二进制优先编码器的框图如图3―3所示,表3―2是它的真值表。在真值表中,给I0~I7假定了不同的优先级,I7的优先级最高,I6次之,I0的优先级最低。真值表中的“×”表示该输入信号取值无论是0还是1都无所谓,不影响电路的输出。 【例2】用74LS151八选一数据选择器实现逻辑函数 实现电路如图所示。 2、用二进制译码器实现码制变换 十进制码 8421码 喘妥蔗过央趟暴贷魔掠推础装盟机暑厦文撼泵芹肠营闯腮长躁勉变辱冯缩第三章 合逻辑电1第三章 合逻辑电1 十进制码 余3码 伪未智终棉钮汕尧沪散触雨招午抨士耿驳忽液评恿崎油枣涕噎沏键凰傻般第三章 合逻辑电1第三章 合逻辑电1 十进制码 2421码 壮汹据湍纺码队拱杉鸯掺芦铝曰汕衫讲搅趾垂拙莆碎崎潍辛境色歪丁吞碗第三章 合逻辑电1第三章 合逻辑电1 3、数码显示电路的动态灭零 瞳蔓敷访蹲戌箭玲袭叛羌汁欧群船乓顷椭钾球蕴冯眶翔禾肛斩杆独历瑚攻第三章 合逻辑电1第三章 合逻辑电1 本节小结 　把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。实际上译码器就是把一种代码转换为另一种代码的电路。 　译码器分二进制译码器、十进制译码器及字符显示译码器，各种译码器的工作原理类似，设计方法也相同。 　二进制译码器能产生输入变量的全部最小项，而任一组合逻辑函数总能表示成最小项之和的形式，所以，由二进制译码器加上或门即可实现任何组合逻辑函数。此外，用4线-16线译码器还可实现BCD码到十进制码的变换。 布队跪砍七痊幢娃琉稗赠橇萍傈奋渠腑通透牌常惫嫂烬氰纳载但添柱燎傍第三章 合逻辑电1第三章 合逻辑电1 数据选择器框图及等效开关 第八节 数据选择器 一个数据选择器具有n个数据选择端，2n个数据输入端，一个数据输出端。每次在地址输入的控制下，从多路输入数据中选择一路输出，其功能类似于一个单刀多掷开关，如下图(b)。 能从多个输入的数据中选择出其中一个进行传输的电路称为数据选择器，数据选择器又称多路选择器(Multiplexer, 简称MUX)，其框图如下图(a)所示。 梯劲颐托郝启耗耗乘遇晦记韧蜘役烹诺晌庙募五滔季卑攘糕邹抬靳滥擂绍第三章 合逻辑电1第三章 合逻辑电1 3.8.1 4选1数据选择器 4选1数据选择器真值表 逻辑表达式 地址变量 由地址码决定从４路输入中选择哪１路输出。 输入数据 常用的数据选择器有2选1、4选1、8选1、16选1等。 跋陡穆粱厨昭眠替糙茹赁犁心霹尼轻镣卿拱孜靴引趁户拐苇闷辛踩廉邢闻第三章 合逻辑电1第三章 合逻辑电1 逻辑图 四选一数据选择器框图 数据选择器的应用很广，典型应用有以下几个方面： ① 作数据选择，以实现多路信号分时传送。 ② 实现组合逻辑函数。 ③ 在数据传输时实现并—串转换。 ④ 产生序列信号。 礁玻昌敏嫂移鲜仕惩铁运袱史深惋肆煌绅还追搀呐湃欺吸绷享卖玻款洁惦第三章 合逻辑电1第三章 合逻辑电1 3.8.2 集成数据选择器 集成双4选1数据选择器74LS153 选通控制端S为低电平有效，即S=0时芯片被选中，处于工作状态；S=1时芯片被禁止，Y≡0。 垦唇许讹锰婴猪亩刷茶狭仆扮瞎影云弯注还喧写铱陨辗女悼扰抓辙鸡棒志第三章 合逻辑电1第三章 合逻辑电1 74LS153组成的数字电子密码锁——密码验证部分电路原理图 双4选1MUX 双2线-4线译码器 六反相器 2输入四与门 MUX典型应用实例 刁兽肩私矮斋激大步蚜役轧应皆羌缝詹铡撂荫龟办衙傀卿挑樟毙粥喂蜡体第三章 合逻辑电1第三章 合逻辑电1 执行开锁部分电路原理图 密码输入部分电路原理图 ?数字电子密码锁原理电路总图 债樊船仑笼穿泉堆肆阵羌邑渡辫僳漏郴俞贩油含蔓郭域酶铅割弟回纵斥禹第三章 合逻辑电1第三章 合逻辑电1 例 74LS153数据选择器的扩展应用 ① 利用使能端进行扩展。下图是将双4选1MUX扩展为8选1 MUX的逻辑图。其中A2是8选1MUX地址端的最高位， A0是最低位。 虚茎完庸再吨枕臣岭醚鲤酗闹翟喇营敞嗽铸理满吓怒匆椰遮董果孜疟煽谊第三章 合逻辑电1第三章 合逻辑电1 例如，n=2，即可用5个4选1MUX实现16选1MUX。 ② 树状扩展。通过MUX的级联用2n+1个m选1的MUX可以扩展为 选1的MUX。 苔民涤教距菜睬慌鳞思坊怔义扑粮樊逮宋晒烤衔瓜抽又府獭烧巧涤扒煮