中学课件数模混合信号电路设计第三讲verilog基本概念和仿真工具使用.pptVIP

数模混合信号集成电路设计第三讲 Verilog基本概念和仿真工具使用 硬件描述语言HDL 硬件描述语言利用计算机的巨大能力对用HDL建模的复杂数字逻辑进行仿真，然后再自动综合以生成符合要求且在电路结构上可以实现的数字逻辑网表（Netlist），根据网表和某种工艺的器件自动生成具体电路然后生成该工艺条件下这种具体电路的延时模型。仿真验证无误后用于制造ASIC芯片或写入CPLD和FPGA器件中。 Verilog HDL Verilog HDL是硬件描述语言的一种，用于数字电子系统设计。设计者可用它进行各种级别的逻辑设计，可用它进行数字逻辑系统的仿真验证、时序分析、逻辑综合。它是目前应用最广泛的一种硬件描述语言。 Verilog HDL语言于1990年被推向公众领域 ，于1995年成为IEEE标准，称为IEEE Std 1364－1995。Verilog HDL在2001年做了一次重要更新，对IEEE Std 1364－1995进行了诸多改进，该版本称为 Verilog 2001。 Verilog基本概念 模块 module( ) Verilog 基本概念 模块的结构由在module和endmodule 关 键词之间的四个主要部分组成： 1、端口定义 2、端口声明 3、内部信号声明 4、功能定义 Verilog 基本概念 注意模块的名称DFF，端口列表及说明 模块通过端口与外部通信 Verilog 基本概念 模块的端口定义 module 模块名(口1，口2，口3，口4, ………); 端口声明 输入端口：input[信号位宽－1：0] 端口名1； input[信号位宽－1：0] 端口名2； 输出端口：output[信号位宽－1：0] 端口名1； output[信号位宽－1：0] 端口名2； 输入出端口：inout[信号位宽－1：0] 端口名1； inout[信号位宽－1：0] 端口名2； Verilog 基本概念 端口说明也可以写在端口声明语句里。其格式如下： module module_name(input port1,input port2,…output port1,output port2… ); Verilog 基本概念 内部信号声明：在模块内用到的和与端口有关的wire 和 reg 变量的声明。 如： reg [width-1 : 0] R变量1，R变量2 …； wire [width-1 : 0] W变量1，W变量2 …； Verilog主要有两类数据类型： wire（线网） :线网类型主要表示Verilog HDL中结构化元件之间的物理连线，其数值由驱动元件决定。如果没有驱动元件接到线网上，则其默认值为高阻z。Verilog程序模块中输入输出信号类型缺省时自动定义为wire型 register （寄存器） ：寄存器类型主要表示数据的存储单元，其默认值为不定x，寄存器只能在always语句和initial语句中赋值 。二者最大的区别在于：寄存器类型数据保持最后一次的赋值，而线网类型数据则需要持续的驱动。 Verilog 基本概念 功能定义:模块中最重要的部分是逻辑功能定义部分。有三种方法可在模块中产生逻辑。 用 assign 语句（数据流描述）： assign a = b c ; - 用实例元件（结构化描述）： and2 and_inst ( q, a, b); - 用 “always” 块（行为描述）： always @ (posedge clk or posedge clr) begin if (clr) q= 0; else if (en) q= d; end 理解要点 如在模块中逻辑功能由下面三个语句块组成 ： assign cs = ( a0 ~a1 ~a2 ) ; // -----1 and2 and_inst ( qout, a, b); // -----2 always @ (posedge clk or posedge clr) //-----3 begin if (clr) q= 0; else if (en) q= d; end 三条语句是并行的，它们产生独立的逻辑电路； 而