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第3章 组合逻辑电路 组合逻辑电路/组合电路 第3章 组合逻辑电路 第3章 组合逻辑电路 3.1 组合逻辑电路分析 3.1 组合逻辑电路分析 组合逻辑电路分析的目的 3.1 组合逻辑电路分析 3.1 组合逻辑电路分析 3.1 组合逻辑电路分析 3.1 组合逻辑电路分析 3.1.1 全加器 3.1.1 全加器 逐位进位加法器 3.1.2 编码器 编码 优先编码器逻辑图 3.1.2 编码器 8线-3线优先编码器真值表 3.1.2 编码器 3.1.2 编码器 使能端的说明 3.1.2 编码器 优先编码器的应用与扩展 3.1.2 编码器 8线-3线扩展为16线-4线优先编码器 3.1.2 编码器 4.1.3 译码器 译码 3.1.3 译码器 变量译码器——2线-4线译码器 3.1.3 译码器 变量译码器——2线-4线译码器 3.1.3 译码器 2线-4线译码器扩展为3线-8线译码器 3.1.3 译码器 3线-8线译码器真值表 3.1.3 译码器 3线-8线译码器逻辑符号 3.1.3 译码器 码制译码器——4线-10线译码器（二-十进制译码器） 3.1.3 译码器 4线-10线译码器逻辑符号 3.1.3 译码器 利用BIN/OCT和BCD/DEC构成5线-32线译码器 3.1.3 译码器 显示译码器——七段显示译码器（4线-7线译码器） 3.1.3 译码器 七段显示译码器功能表：P119 表3－1－8 3.1.3 译码器 七段显示译码器逻辑符号 3.1.5 数据选择/分配器 数据选择器（MUX） 3.1.5 数据选择/分配器 双4选1数据选择器工作状况表 3.1.5 数据选择/分配器 Y1的卡诺图 3.1.5 数据选择/分配器 8选1数据选择器 3.1.5 数据选择/分配器 Y的卡诺图 3.1.5 数据选择/分配器 8选1扩展成32选1的一种结构 3.1.5 数据选择/分配器 举例分析 3.1.5 数据选择/分配器 数据分配器（DMUX） 3.1.4 数值比较器 数值比较器 3.1.4 数值比较器 1位数值比较器 3.1.4 数值比较器 4 位数值比较器真值表 （P122 图3-1-24） 3.1.4 数值比较器 4位数值比较器逻辑符号 3.1.4 数值比较器 4位数值比较器扩展成8位数值比较器 3.1 小结 掌握小规模组合电路的分析方法 3.2 组合逻辑电路设计 组合逻辑电路设计 3.2.1 采用小规模集成器件的组合逻辑电路设计 采用小规模集成逻辑器件设计组合逻辑电路 3.2.1 采用小规模集成器件的组合逻辑电路设计 3.2.1 采用小规模集成器件的组合逻辑电路设计 3.2.1 采用小规模集成器件的组合逻辑电路设计 3.2.1 采用小规模集成器件的组合逻辑电路设计 3.2.1 采用小规模集成器件的组合逻辑电路设计 3.2.1 采用小规模集成器件的组合逻辑电路设计 3.2.1 采用小规模集成器件的组合逻辑电路设计 多余端的处理方法：1）接“1”； 2）和有用端并接； 3）接大于3.2KΩ的电阻。 3.2.1 采用小规模集成器件的组合逻辑电路设计 3.2.1 采用小规模集成器件的组合逻辑电路设计 3.2.1 采用小规模集成器件的组合逻辑电路设计 3.2.1 采用小规模集成器件的组合逻辑电路设计 3.2.1 采用小规模集成器件的组合逻辑电路设计 3.2.2 采用中规模集成器件实现组合逻辑函数 逻辑函数对比方法 3.2.2 采用中规模集成器件实现组合逻辑函数 3.2.2 采用中规模集成器件实现组合逻辑函数 使用数据选择器实现单输出函数 3.2.2 采用中规模集成器件实现组合逻辑函数 用具有n 个地址输入端的MUX实现m 变量逻辑函数。(n=m) 3.2.2 采用中规模集成器件实现组合逻辑函数 用具有n 个地址输入端的MUX实现m 变量逻辑函数。(nm) 3.2.2 采用中规模集成器件实现组合逻辑函数 用具有n 个地址输入端的MUX实现m 变量逻辑函数。(nm) 3.2.2 采用中规模集成器件实现组合逻辑函数 扩展法 用两片8选1 MUX实现例3函数 用5片4选1 MUX实现例3函数 3.2.2 采用中规模集成器件实现组合逻辑函数 降维图法 3.2.2 采用中规模集成器件实现组合逻辑函数 降维卡诺图（降维图） 3.2.2 采用中规模集成器件实现组合逻辑函数 3.2.2 采用中规模集成器件实现组合逻辑函数 降维图法 3.2.2 采用中规模集成器件实现组合逻辑函数