基于VHDL的数字时钟设计.docVIP

目 录 1 概述 1 1.1数字时钟的工作原理 1 1.2设计任务 1 2 系统总体方案设计 2 3 VHDL模块电路设计 3 3.1模块实现 3 3.1.1分频模块pinlv 3 3.1.2按键去抖动模块qudou 5 3.1.3按键控制模块self1 6 3.1.4秒、分六十进制模块cantsixty 7 3.1.5时计数模块hourtwenty 9 3.1.6秒、分、时组合后的模块 9 3.1.7数码管显示模块 10 3.2数字时钟的顶层设计原理图 13 3.3系统仿真与调试 14 结束语 16 参考文献 17 致谢 18 附录 源程序代码 19 1 概述 1.1数字时钟的工作原理 数字钟电路的基本结构由两个60进制计数器和一个24进制计数器组成，分别对秒、分、小时进行计时，当计时到23时59分59秒时，再来一个计数脉冲，则计数器清零，重新开始计时。秒计数器的计数时钟CLK为1Hz的标准信号，可以由晶振产生的50MHz信号通过分频得到。当数字钟处于计时状态时，秒计数器的进位输出信号作为分钟计数器的计数信号，分钟计数器的进位输出信号又作为小时计数器的计数信号，每一秒钟发出一个中断给CPU，CPU采用NIOS，它响应中断，并读出小时、分、秒等信息。CPU对读出的数据译码，使之动态显示在数码管上。 1.2 设计任务 2 系统总体方案设计 图2.