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CMOS触发器在CP边沿的工作特性研究 对时钟脉冲(简称CP)边沿时间的要求，是触发器品质评价的重要指标之一。触发器只有在CP边沿陡峭(短的边沿时间)的条件下工作，才能保证其可靠性。文献[1]指出，CMOS电路的基本触发单元是由传输门和或非门组成的主从结构，输入的数据由传输门引导，因此，对时钟脉冲的上升时间和下降时间就有一定的要求。但文献[l]对CMOS触发器在CP边沿的工作模式没有进行深人研究，留下了两个有待探索的问题：一是CP边沿时间过长，触发器会出现什么异常现象及为什么会出现这种现象；二是为保证触发器正常工作，CP边沿时间不能超过多少，它与触发器参数的关系及计算与测量方法。这些问题的回答都依赖于触发器在CP边沿工作特性的研究。为此，采用标准CMOS CD4000系列、高速CMOS 74HC和74HCT系列中有关型号的触发器为实验样品，观察CP边沿时间过长时出现的异常现象，研究异常现象出现的原因，提出CMOS触发器在CP边沿工作的电路模型，探索触发器正常工作时CP边沿时间与触发器参数的关系，从而使文献[1]的有关论述更加具体、深化、正确，这对CMOS触发器的正确使用、研制和提高产品质量都有一定的理论指导意义。 1 CMOS触发器的结构与工作原理 CMOS D触发器足主-从结构形式的一种边沿触发器，CMOS T型触发器、JK触发器、计数单元、移位单元和各种时序电路都由其组成，因此仪以CMOS D触发器为例进行说明。 图1是用CMOS传输门和反相器构成的D触发器，反相器G1、G2和传输门TG1、TG2组成了主触发器，反相器G3、G4和传输门TG3、TG4组成了从触发器。TG1和TG3分别为主触发器和从触发器的输入控制门。反相器G5、G6对时钟输入信号CP进行反相及缓冲，其输出CP和CP′作为传输门的控制信号。根据CMOS传输门的工作原理和图中控制信号的极性标注可知，当传输门TG1、TG4导通时，TG2、TG3截止；反之，当TG1、TG4截止时，TG2、TG3导通。 当CP′=0，CP′=1时，TG1导通，TG2截止，D端输入信号送人主触发器中，使Q′=D，Q′=D，但这时主触发器尚未形成反馈连接，不能自行保持。Q′、Q′跟随D端的状态变化；同时，由于TG3截止，TG4导通，所以从触发器形成反馈连接，维持原状态不变，而且它与主触发器的联系被TG3切断。 当CP′的上升沿到达(即CP′跳变为1，CP′下降为0)时，TG1截止，TG2导通，切断了D信号的输入，由于G1的输入电容存储效应，G1输入端电压不会立即消失，于是Q′、Q′在TG1截止前的状态被保存下来；同时由于TG3导通、TG4截止，主触发器的状态通过TG3和G3送到了输出端，使Q=Q′=D(CP上升沿到达时D的状态)，而Q=Q′=D。 在CP′=1，CP′=0期间，Q=Q′=D，Q=Q′=D的状态一直不会改变，直到CP′下降沿到达时(即CP′跳变为0，CP′跳变为1)，TG2、TG3又截止，TG1、TG4又导通，主触发器又开始接收D端新数据，从触发器维持已转换后的状态。 可见，这种触发器的动作特点是输出端的状态转换发生在CP′的上升沿，而且触发器所保持的状态仅仅取决于CP′上升沿到达时的输入状态。正因为触发器输出端状态的转换发生在CP′的上升沿(即CP的上升沿)，所以这是一个CP上升沿触发的边沿触发器，CP上升沿为有效触发沿，或称CP上升沿为有效沿(下降沿为无效沿)。若将四个传输门的控制信号CP′和CP′极性都换成相反的状态，则CP下降沿为有效沿，而上升沿为无效沿。下面以CP上升沿为有效触发沿进行分析。 2 触发器在CP边沿的工作特性研究 2.1 触发器在CP边沿工作状况的实验观察 把CMOS D触发器CD4013接成计数工作方式(D端与Q端连接，即D=Q)，工作电源电压VDD=10V，由函数发生器DF1641D输出的信号作为时钟端输入信号CP，用数字存储示波器TDS1000(带宽60MHz)同时观察触发器时钟端和输出端波形，如图2所示，称之为工作波形图。 图2(a)所示是CP为频率f=52kHz，幅度Um=10V的方波信号时所观察到的工作波形图(图中上方是CP信号，下方为输出信号，以下同)。由图可见，对应于每一CP信号有效沿(上升沿)，输出状态翻转一次，计数工作正常。将上述CP信号转变为同频率的三角波，它的上升沿和下降沿作为CP的上升沿和下降沿，则CP边沿时间tr=tf≈9.6μs，这时工作波形如图2(b)所示，可见输出波形没有发生变化，在对应于CP上升沿某一时刻，输出状态翻转一次。 增大CP上升时间(调节信号频率即可)，在tr=tf≈11.8μs时，工作波形如图2(c)所示，输出波形在CP上升沿出现了一次空翻，即从高电平翻转为低电平，又从低电平翻转为高