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FPGA 结构一般分为三部分：可编程逻辑块（CLB）、可编程 I/O 模块和可编程内部连线。CPLD 的内部连线为连续式布线互连结构，任意一对输入、输出端之间的延时是固定 ； FPGA 的内部连线为分段式布线互连结构，各功能单元间的延时不定(不可预测)。大规模可编程器件主要有 CPLD 和 FPGA 两类，其中 CPLD 通过可编程乘积项逻辑实现其逻辑功能。 基于 SRAM 的 FPGA 器件，每次上电后必须进行一次配置。FPGA 内部阵列的配置一般采用在电路可重构技术，编程数据保存在静态存储器(SRAM) ，掉电易失。目前世界上有十几家生产 CPLD/FPGA 的公司，最大的两家是：Altera，Xilinx。硬件描述语言(HDL)是 EDA 技术的重要组成部分， 是电子系统硬件行为描述、结构描述、数据流描述的语言，它的种类很多， 如 VHDL、Verilog HDL、AHDLWHEN_ELSE 条件信号赋值语句 和 IF_ELSE 顺序语句的异同：* WHEN_ELSE 条件信号赋值语句中无标点，只有最后有分号；必须成对出现；是并行语句，必须放在结构体中。* IF_ELSE 顺序语句中有分号；是顺序语句，必须放在进程中可编程逻辑器件设计输入有原理图输入、硬件描述语言输入和波形输入三种方式。原理图输入方式是一种最直接的设计描述方式，波形设计输入适用于时序逻辑和有重复性的逻辑函数。