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6.LPDDR2 SDRAM 电路板设计指南11? 2012?EMI_DG_016-1.0本章节 对改善 您系统 的信号 完整性 ，以及 在系统 中成功 实现 LPDDR2 SDRAM 接 口提供 了指南。具有 UniPHY 知 识产权 (IP) 的 LPDDR2 SDRAM 控制器使您能够实现 LPDDR2 SDRAM 与Arria? V 和 Cyclone? V 器件之间的接口连接。本章重点对影响信号 完整性 的以下 几个主 要因素 作了介 绍：■ I/O 标准■ LPD DR2 配置■ 信号 匹配■ 印刷 电路板 (PCB) 布局指 南I/ O 标准fLPDDR2 SDRAM 接口信号使用 HSUL- 12 JED EC I/O 信号标准，具有低功耗和低排放的特性。HS UL-12 JEDEC I/O 标准主要用于点到点的无端接总线拓扑结构。通过使用此标准，在 LPDDR2 SDRAM 实现中 就不再 需要外 部串行 或者并 行匹配 电阻， 并且大 大降低 了端接功 耗，使 可编程 驱动强 度用于 匹配阻 抗。要对您 的接口 选择最 适合的 标准， 请参考 Arria V Device Handbook 中的 Device D atashe et fo r Arri a V De vices 章节，或者 Cyclone V Device Handbook 中的 Device Datas heet f or Cyc lone V Devices 章节。LP DDR 2 S DRAM 配置具有 UniPHY IP 的 LPDDR2 SDRAM 控制器支持 LPDDR2 SDRAM 与单一器件以及高达32 bit 宽的多器件之间的接口连接。使用多 器件时 ，对于 从单点 到多点 连接的 信号， 建议使 用 balanced-T 拓扑结 构以维 持相等的 信号传 输时间 。 您应该 在多器 件设计 中的 CK/CK# 之 间连接 一个 200 ohm 的差分 匹配电 阻 ( 如 图 6–2所示 )，以维持一个 100 oh ms 的等效电阻。您也应 该仿真 您的多 器件设 计，以 实现最 优的驱 动强度 ，并确 保正确 的操作 。图 6–1 显示了 FPGA 与单一 LPDDR2 SDRAM 组件之间的主要信号连接。ISO Registered外部存储器接口手册卷 2： 设计 指南201 2 年 11 月反馈订阅6–2第 6 章：L PDD R2 SDR AM 电 路板设 计指南LPD DR2 SD RAM 配置图 6–1.使用单一 LPDDR2 SDRAM 组件的配置LPDDR2 SDRAM DeviceZQRZQDQS/DQS#DQDMCK/CKCACKECSFGPADQS/DQS#DQDMCK/CK4.7K(1)COMMAND ADDRESSCKECS图 6–1 注释：(1) 使用外部分立匹配电阻，如图中的所示的 CKE, 但可能 需要一 个接地 的下拉 电阻。 请参 考 LP DDR 2 S DRA M 器件数 据表来 获得关 于LPDDR2 SDRAM 上电流程的详细信息。外部存储器接口手册卷 2： 设计 指南 2012年 11月第 6 章：L PDD R2 SDR AM 电路板 设计指 南LPD DR2 SD RAM 配置6–3图 6–2.图 6–2 显示了多点设计中的 CK/C K# 差分电阻布局。多点设计中的 CK 差分电阻布局FPGACKCK#Trace Length 1Trace Length 2Trace Length 3CKCK#LPDDR2Device 1Trace Length 2Trace CKLPDDR2Device 2Length 3CK#图 6–2 注释：(1) 在电路板走线最后阶段的结尾，将 200-ohm 差分电阻布局在存储器件附近。 2012 年 1 1 月外部存储器接口手册卷 2 ： 设 计指南6–4第 6 章：L PDD R2 SDR AM 电 路板设 计指南信号匹配图 6–3.图 6–3 显示了 推荐用 于多点 设计中 的地址 和命令 信号的 详细平 衡拓扑 结构。地址命令平衡 T 形 (Balanced-T) 拓扑结构TL2LPDDR2 MemoryFPGATL1TL2LPDDR2 Memory图 6–3 注释：(1) 分离靠近存储器件的走线，使信号反射和阻抗不匹配降到最低。(2) 使 TL2 走线尽可能的短，以使存储器件作为单一加载出现。信号匹 配Arria展。V 和 Cy cloneV 器件提供了 OCT 技术。表 6–1 列出了对每个器件的 OCT 支持扩表 6–1.片上匹配方案匹配方案I/O 标准Arria V 和 Cyclone V无校准