用VHDL结构描述设计一全减器专用课件.pptVIP

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2017-02-09 发布于上海
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用VHDL结构描述设计一全减器专用课件.ppt

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用VHDL结构描述设计一全减器专用课件

* 用VHDL结构描述设计一全减器，全减器可由两个半减器和一个或门组成。 U0 halfsub I1 I2 temp_T temp_c1 U1 halfsub C_IN FT temp_c2 U2 C_OUT 首先用VHDL的行为描述设计半减器： ENTITY halfsub IS PORT(A,B:IN BIT; T,C:OUT BIT);END halfsub; PROCESS(A,B) BEGIN T= A XOR B AFTER 10 ns; C = (NOT A) AND B AFTER 10 ns; END PROCESS; ARCHITECTURE halfsub_arc OF halfsub ISBEGIN END halfsub_arc; 下面再将或门的VHDL程序描述如下： ARCHITECTURE orgate_arc OF orgate IS BEGIN O1= A1 OR B1; END orgate_arc; 下面将两个半减器，一个或门的端口，通过定义一些中间信号将其连接起来形成VHDL的结构描述。 ENTITY orgate IS PORT(A1,B1:IN BIT; O1:OUT BIT); END orgate; 在下面举的全减器例子里可以看到定义了中间信号 temp_T,temp_c1和temp_c2 ENTITY fullsub IS PORT(I1,I2,C_IN:IN BIT; FT,C_OUT:OUT BIT); END fullsub; ARCHITECTURE fullsub_arc OF fullsub IS SIGNAL temp_T,temp_c1,temp_c2:BIT; COMPONENT halfsub PORT(A,B:IN BIT; T,C:OUT BIT); END COMPONENT; COMPONENT orgate PORT(A1,B1:IN BIT; O1:OUT BIT); END COMPONENT; U0 halfsub I1 I2 temp_T temp_c1 U1 halfsub C_IN FT temp_c2 U2 C_OUT 图中虚线框各元件之间的连线命名。temp_T将第一个半减器的差位输出连到第二个半减器的输入端。信号 temp_c1将第一个半减器的借位输出连至“或”门的一个输入端，信号temp_c2将第二个半减器的借位输出连至“或”门的另一个输入端。用三个元件调用语句定义这三个连接关系。 BEGIN U0:halfsub PORT MAP(I1,I2,temp_T,temp_c1); U1:halfsub PORT MAP(temp_T,C_IN,FT,temp_c2); U2:orgate PORT MAP(temp_c1,temp_c2,C_OUT); END fullsub_arc; U0 halfsub I1 I2 temp_T temp_c1 U1 halfsub C_IN FT temp_c2 U2 C_OUT *