第7章外围器件及阻容元件设计.ppt

不相同的宽度需要使用带有凹口的沟槽。 晶体管M1 和M2 共用一个源区，故漏区叉指占据着阵列的两端。 栅不能靠近凹槽拐角，因为此处有较大的氧化层台阶 3. CMOS 版图使用了合并器件从而节约了面积且减小了电容。 一个简单的二输入与非门（NAND）的版图。 PMOS阱共用，漏区共用，阱接触共用，NMOS共用 可以看出数字标准单元设计的规则： 电源线上方，地线下方，所有单元高度相同，便于首尾相连，可以使阱相互交叠，每个单元必须包括阱接触和衬底接触 5. MOS 晶体管的漏区电容限制了其开关速度和频率响应。为提高开关速度，必须减小漏区电容与晶体管宽度之比CD/w。环形晶体管将提供最小的CD/w 值，但会以增大源区电容为代价。 6. 环形晶体管有两种基本类型：一种是采用正方形的栅极，另一种是采用圆形的栅极。 NMOS 管栅极存在绝缘层，栅极电流为零。 CGS 和CGD 代表栅源电容和栅漏电容。大小与偏置有关 压控电流源I1 为沟道从漏极流向源极的电流。大小取决于栅源电压VGS 和栅漏电压VDS。 1. 迁移率 μn: 电子迁移率 μp: 空穴迁移率 若 μn≈ 1300 cm2/s·V μp≈500 cm2/s·V 则： μn /μp=2.6 一般情况下， μn /μp=2~4，空穴迁移率小于电子迁移率。 因此，PMOS器件具有较低的电流驱动能力，工作速度比NMOS要慢。 2. Cox单位面积栅电容 Cox=?0?sio2/tox ?0：真空介电常数，8.854x10-12 F/m ?sio2：栅氧化层（SiO2）的相对介电常数 3.9 tox：栅氧化层厚度 3. W/L,沟道宽度和沟道长度之比 电流与器件宽长比成正比。 器件的最小沟道长度Lmin标志着工艺水平，W表示器件的大小，W越大，管子电流越大，导电能力越强，等效电阻越小。 4. VTHN，VTHP为阈值电压 阈值电压也称为开启电压，是指当背栅与源极连接在一起时使能栅介质下面恰好产生沟道所需要的栅源电压。 假设VDD=5V,增强型NMOS管 VTHN≈（0.14~0.18）VDD ≈（0.7~0.9）V 增强型PMOS管 VTHP≈-0.16VDD ≈-0.8V 通过工艺控制可以将阈值电压降低，从而使器件适合于低电源工作。 5. λn， λp，沟道长度调制系数，即VDS对沟道长度的影响 对于NMOS管， λn≈1/VA ≈0.01/V 对于PMOS管， λp≈1/VA ≈0.02/V VA是厄尔利电压 雪崩击穿 漏极电压很高时，漏-衬底PN结雪崩击穿，寄生三极管导通 源漏穿通 如果MOSFET的沟道长度较短，衬底电阻率较高，则当VDS增加某一数值时，虽然漏区与衬底间尚未发生雪崩击穿，但漏PN结的耗尽区却已经扩展到与源区相连接，这种现象称为源漏穿通。 沟道长度越短，衬底电阻率越高，穿通电压就越低 栅氧击穿 ． Si02在施加高场时会发生致命击穿，根据击穿场强的大小可分成三种情形： (1)击穿场强在8-12MV/cm称为本征击穿。 隧穿效应 (2)击穿场强1MV/cm，SiO2存在巨大缺陷，如针孔 热载流子击穿 当MOSFET 沟道在漏极附近处被夹断时，其中存在强电场； 载流子将从强电场获得很大的动能，就很容易成为热载流子，还可以产生雪崩倍增效应。 热载流子有可能注入到栅氧化层中；成为固定的栅氧化层电荷，引起阈值电压漂移和整个电路性能的变化 源漏区相对于衬底正偏时，会向邻近区域的反偏PN接注入少子，相邻的NMOS和PMOS相互交换少子发生闩锁效应。 CMOS器件的寄生双极晶体管被触发导通，在电源和地之间存在一个低阻通路，产生大短路电流，导致无法正常工作，甚至烧毁。 芯片闩锁 测试 每个管脚上施加正向或者负向的测试电流脉冲，芯片上电，电流脉冲从小到±100mA，最大到250mA，电流施加之前和之后测量电源电流，如果不近似相等，则不能通过测试 当N阱或者衬底上的电流足够大，使得R1或R2上的压降超过0.7V，就会使Q1或者Q2开启。 例如Q1开启，它会提供足够大的电流给R2，使得R2的压降达到0.7V，R2也会开启，反馈电流给Q1， 形成恶性循环，导致大部分的电流从VDD直接通过寄生晶体管到GND，而不是通过MOSFET的沟道。 避