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数字系统与VHDL程序设计语言 自控系王新刚 第三章 VHDL顺序语句 一、顺序语句概念 顺序语句的特点是，每一条顺序语句的执行顺序是与它们的书写顺 序基本一致的。顺序语句只能出现在进程（Process）和子程序中， 子程序包括函数（Function）和过程（Procedure）。 二、种类 进程语句 赋值语句 流程控制语句 等待语句 子程序调用语句 返回语句 空操作语句 3.1 进程语句 （Process 语句） 0 0 0 0 输入信号发生变化时，电路启动进行计算 进程语句是由顺序语句构成的，通过信号与结构体其余部分进行信 息交流，在进程中有一个敏感信号列表，表中列出的任何信号的改 变都将启动进程，执行进程内相应的顺序语句。进程语句是将并行 语句和顺序语句区分开来的标志之一。 语法格式： [进程标号:] Process [(敏感信号列表)] [Variable declarations] --变量声明 Begin 顺序语句； End Process [Process label]; Process(sel,x1,x2) Begin f=x1; If sel=1 then f=x2; end if; End process; Process(sel,x1,x2) Begin If sel=1 then f=x2; end if; f=x1; End process; 在第二个进程中，无论什么情况，f=x1，而在第一个进程中，只有信号sel /=1时，f=x1。因此，语句的排列顺序很重要，会影响信号的输出结果。 区别 3.2 赋值语句 赋值语句包括变量赋值语句和信号赋值语句，前者的赋值是立刻发生的， 后者的赋值发生在一个进程结束的时刻，并延时进行。 变量赋值目标 := 赋值源 信号赋值目标 = 赋值源 在同一进程中，同一信号赋值目标有多个赋值源时，信号赋值目标获 得的是最后一个赋值源的值，其前面相同的赋值目标不做任何变化。 注： 3.2.1 信号和变量赋值 Signal s1,s2 : std_logic ; Signal sec : std_logic_vector(0 to 7); Process (s1 , s2) Variable v1,v2 : std_logic; Begin v1 := ‘1’; v2 := ‘1’ ; s1 = ‘1’; s2 = ‘1’; sec(0) = v1; sec(1) = v2; sec(2) = s1; sec(3) = s2; v1 : = ‘0’; v2 : = ‘0’; s2 = ‘0’; sec(4) = v1； sec(5) = v2； sec(6) = s1； sec(7) = s2； END PROCESS “ 0100 0111 ” 3.2.2 信号和变量赋值举例 1. 标识符赋值目标 Variable a , b : std_logic; Signal c : std_logic_vector(1 to 4); a: = ‘1’; b: = ‘0’; c =“1100”; c(3) =‘1’； 注： 一位值用单引号，多位值用双引号 编码器 ： 输入信号 输出信号 （3）位数组类型（Bit_Vector） 定义位置：在std库的standard程序包中进行定义。 例 ： Signal A: bit_vector(0 to 7); Signal B: bit_vector(2 downto 0); 输入信号 输出信号 （4）标准逻辑型（Std_Logic ） 定义位置：在IEEE库的std_logic_1164程序包中进行定义 可以看出，这个“标准逻辑”信号定义，比“位即bit”信号对于数字逻辑电路的 逻辑特性描述更完整、更真实。所以在VHDL的程序里，对于逻辑信号的定 义，通常都是采用这个“标准逻辑”信号形式。 使用这类数据信号，必须包含下面两条声明语句： Library IEEE; Use IEEE.std_logic_1164.all; （5）标准逻辑数组类型（Std_Logic_vector） 定义位置：在ieee库的std_logic_1164程序包中进行定义。 Bit_Vector与Std_Logic_vector的区别在于数组的 每一位前者为BIT型（0，1）后者为Std_Logic型 § 2-2-2 数值数据类型 （1）整数（Integer）