数字系统设计之CPU.ppt

数据控制器  数据控制器的作用是控制累加器数据输出，由于数据总线是各种操作时传送数据的公共通道，不同的情况下传送不同的内容。有时要传输指令，有时要传送RAM区或接口的数据。 累加器的数据只有在需要往RAM区或端口写时才允许输出，否则应呈现高阻态，以允许其它部件使用数据总线。数据控制器何时输出累加器的数据则由状态控制器输出的控制信号datactl_ena决定。 地址多路器 地址多路器用于选择输出的地址是PC（程序计数）地址还是数据/端口地址。 每个指令周期的前4个时钟周期用于从ROM中读取指令，输出的应是PC地址。后4个时钟周期用于对RAM或端口的读写，该地址由指令中给出。地址的选择输出信号由时钟信号的8分频信号fetch提供。 程序计数器 程序计数器用于提供指令地址。以便读取指令，指令按地址顺序存放在存储器中。有两种途径可形成指令地址：其一是顺序执行的情况，其二是遇到要改变顺序执行程序的情况，例如执行JMP指令后，需要形成新的指令地址。下面就来详细说明PC地址是如何建立的。 复位后，指令指针为零，即每次CPU重新启动将从ROM的零地址开始读取指令并执行。每条指令执行完需2个时钟，这时pc_addr已被增2，指向下一条指令。（因为每条指令占两个字节。）如果正执行的指令是跳转语句，这时CPU状态控制器将会输出load_pc信号，通过load口进入程序计数器。程序计数器（pc_addr）将装入目标地址（ir_addr），而不是增2。 状态控制器 状态机是CPU的控制核心，用于产生一系列的控制信号，启动或停止某些部件。CPU何时进行读指令读写I/O端口，RAM区等操作，都是由状态机来控制的。状态机的当前状态，由变量state记录，state的值就是当前这个指令周期中已经过的时钟数（从零计起）。 第0个时钟，因为CPU状态控制器的输出：rd和load_ir为高电平，其余均为低电平。指令寄存器寄存由ROM送来的高8位指令代码。 第1个时钟，与上一时钟相比只是inc_pc从0变为1故PC增1，ROM送来低8位指令代码，指令寄存器寄存该8位代码。 第2个时钟，空操作。 第3个时钟，PC增1，指向下一条指令。若操作符为HLT，则输出信号HLT为高。如果操作符不为HLT，除了PC增一外（指向下一条指令），其它各控制线输出为零。 第4个时钟，若操作符为AND、ADD、XOR或LDA，读相应地址的数据；若为JMP，将目的地址送给程序计数器；若为STO，输出累加器数据。 第5个时钟，若操作符为ANDD、ADD或XORR，算术运算器就进行相应的运算；若为LDA，就把数据通过算术运算器送给累加器；若为SKZ，先判断累加器的值是否为0，如果为0，PC就增1，否则保持原值；若为JMP，锁存目的地址；若为STO，将数据写入地址处。 第6个时钟，空操作。 第7个时钟，若操作符为SKZ且累加器值为0，则PC值再增1，跳过一条指令，否则PC无变化。 外围模块 为了对RISC_CPU进行测试，需要有存储测试程序的ROM和装载数据的RAM、地址译码器。 地址译码器用于产生选通信号，选通ROM或RAM。 ——FFFFH---1800H RAM ——1800H---0000H ROM RAM和ROM ROM用于装载测试程序，可读不可写。RAM用于存放数据，可读可写 RISC_CPU 操作和时序 一个微机系统为了完成自身的功能，需要CPU执行许多操作。以下是RISC_CPU的主要操作： 系统的复位和启动操作 总线读操作 总线写操作 系统的复位和启动操作 RISC_CPU的复位和启动操作是通过rst引脚的信号触发执行的。 当rst信号一进入高电平，RISC_CPU就会结束现行操作，并且只要rst停留在高电平状态，CPU就维持在复位状态。 在复位状态，CPU各内部寄存器都被设为初值，全部为零。数据总线为高阻态，地址总线为0000H，所有控制信号均为无效状态。 rst回到低电平后，接着到来的第一个fetch上升沿将启动RISC_CPU开始工作，从ROM的000处开始读取指令并执行相应操作。 总线读操作 每个指令周期的前0--3个时钟周期用于读指令 第3.5个周期处，存储器或端口地址就输出到地址总线上 第4--6个时钟周期，读信号rd有效，数据送到数据总线上，以备累加器锁存，或参与算术、逻辑运算 第7个时钟周期，读信号无效 第7.5个周期，地址总线输出PC地址，为下一个指令做好准备。 写总线操作 每个指令周期的第3.5个时钟周期处，写的地址就建立了 第4个时钟周期输出数据 第5个时钟周期输出写信号 至第6个时钟结束，数据无效 第7.5时钟地址输出为PC地址，为下一个指令周期做好准备。 RISC_CPU寻址方式和指令系统 HLT 停机操作。该操作将