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数字系统设计 -------Quartus Ⅱ的Verilog HDL建模与仿真 常用的PLD设计EDA工具软件 PLD设计EDA工具软件的分类 由芯片制造商提供 提供了一个CPLD/FPGA 的完全集成化设计环境 常用的PLD设计EDA工具软件 由专业EDA软件商提供——第三方设计软件 QuartusⅡ简介 Quartus Ⅱ 美国Altera公司自行设计的第四代PLD开发软件 目前最新版本：9.1 1. 完全集成化的设计工具 将设计输入、逻辑综合、布局与布线、仿真、时序分析、器件编程集成在同一开发环境下； 可加快动态调试，缩短开发周期。 支持的第三方工具 综合工具 Leonardo Spectrum* Design Compiler FPGA Compiler II Standard* Altera Edition* FPGA Express* Synplicity Synplify* QuartusⅡ简介 QuartusⅡ的启动界面 QuartusⅡ的图形用户界面功能 QuartusⅡ的图形用户界面功能 6 Programming（编程） Assembler Programmer Convert Programming Files 7 System-Level Design（系统级设计） SOPC Builder DSP Builder 8 Software Development（软件开发） Software Builder 9 Block-Based Design（基于块的设计） LogicLock Window Floorplan Editor VQM Writer QuartusⅡ的图形用户界面功能 13 Debugging（调试） SignalTap II SignalProbe In-System Memory Content Editor RTL Viewer Technology Map Viewer Chip Editor 14 Engineering Change Management（工程变动管理） Chip Editor Resource Property Editor Change Manage 如何在线获取帮助？ 按F1键，可打开帮助窗口，即时访问对话框上的信息、高亮度的菜单命令或弹出式信息； 或按Shift + F1键，鼠标变为一个问号，在图元、宏单元符号等屏幕显示的任何项目上单击鼠标左键，可获得该项目的帮助； 或单击工具栏上的帮助按钮 ，鼠标也会变为一个问号，然后单击想要获得帮助的项目。 Quartus Ⅱ的设计流程 设计输入 Quartus II Text Editor文本输入 AHDL, VHDL, Verilog HDL Memory Editor存储器输入 HEX, MIF Schematic Design Entry图形设计输入 3rd-Party EDA Tools第3方EDA工具 EDIF HDL VQM（Verilog Quartus Mapping） Mixing Matching Design Files Allowed 设计输入文件 设计实例1 设计一个3线-8线译码器，真值表如表1所示：（１）设置使能控制端，低电平有效。（２）输出高电平有效。　（３）采用Verilog语言的文本输入方式。(4) 进行功能仿真与验证。 *说明：本例采用门级描述和行为描述两种方式。两种方式描述均能完成设计要求。 设计实例1 1 门级描述(程序如下) //Gate-level description of a 3-to-8line decoder (Figure 1) module _3to8decode(A1,A2,A3,E,Y); input A1,A2,A3,E; //定义输入信号 output[7:0] Y; //定义输出信号 wire A1not,A2not,A3not,Enot; //定义电路内部节点信号 not n1(A1not,A1), //非门调用 n2(A2not,A2), n3(A3not,A3), n4(Enot,E); and n5(Y[0],A3not,A2not,A1not,Enot), //与门调用 n6(Y[1],A3not,A2not,A1,Enot), n7(Y[2],A3not,A2,A1not,Enot), 设计实例1 续上页 n8(Y[3],A3not,A2,A1,Enot), //与门调用 n9(Y[4],A3,A2not,A1not,