格雷码 二进制码转换(xuesheng)培训教案.pptVIP

工程的顶层设计实体名一定要和设计文件中的实体名匹配。 * 格雷码变换电路 1）用组合电路设计4位格雷码/二进制码变换电路。 2）学习利用原理图输入法设计简单逻辑电路的方法。 实验目的： 1）采用原理图输入方法设计4位格雷码/二进制码变换电路。 2）建立仿真文件对该电路进行功能仿真。 3) 将该电路下载至实验箱验证其逻辑功能。 实验内容： 实验原理 如何编组 如何编组 输入组名 如何设置数据类型 如何设置数据类型 如何生成模块 练习：VHDL语言描述4为二进制转换为格雷码的电路，观察输入输出波形，编译无误后下载到实验箱进行验证。 电路的表达式未知或者很难用得到电路的表达式？？？？ 由于case属于顺序语句，在VHDL中顺序语句只能存在与进程中。 VHDL 常用基本语句 进程语句 进程主要用于描述顺序语句，其格式如下： 标记：process （敏感信号表 ） --变量声明语句； begin --顺序语句 end process; 敏感信号（包括端口信号）指那些值发生改变后能引起进程语句执行的信号。当敏感信号发生改变时，进程启动，begin和end之间的语句从上到下顺序执行一次，然后返回进程语句开始，等待下一次敏感信号的变化。因此进程语句有两种状态：等待状态和执行状态。 case－when语句 case－when语句根据条件表达式的值执行一组顺序语句，其格式如下 case 条件表达式 is when 条件表达式的值=一组顺序语句； … … … when 条件表达式的值=一组顺序语句； end case; 说明：case－when语句中条件表达式的值必须列举穷尽，而且不能重复。 条件句中的“=”不是操作符，只相当于“THEN”作用。 不能穷尽的表达式用others表示when others=一组顺序语句； case－when语句是无序的，所有条件表达式的值并行处理。 library ieee; use ieee.std_logic_1164.all; entity and_gate is port(a:in std_logic_vector(1 downto 0); y:out std_logic); end and_gate; architecture rhl of and_gate is begin process(a) begin case a is when00=y=0; when01=y=0; when10=y=0; when11=y=1; when others=y=X; end case; end process; end rhl; 例3 case－when 语句 标准逻辑位矢量 表示有两个输入端a0和a1 其他情况为不定状态 进程中a为敏感信号，当a的值发生变化时执行case中的顺序语句 当a0为0，a1为0时，输出y为0 结束case语句 结束进程语句 电路的表达式已知，如果是20位的格雷码转换为20位的二进制码，？？？？？ 由于表达式非常相似，故可以考虑用循环语句。Loop语句 实验报告要求 1、设计文档，即设计报告 ★ 封面： 包括名称,学号,姓名,院系,指导教师,时间等； ★ 摘要和关键词； ★ 正文： *设计要求说明 *方案论证（整体电路的工作原理） *各子模块设计原理 *调试 *仿真 *编程下载 ★ 结论； ★ 参考文献。 ★ 目录； *