3-3章逻辑门电路(MOS)辩析.pptVIP

4000 74HC 74HCT 74LVC 74AUC 类型 参数/单位 VIL(max) /V 1.0 1.5 0.8 0.8 0.6 VOL(max) /V 0.05 0.1 0.1 0.2 0.2 VIH(min) /V 4.0 3.5 2.0 2.0 1.2 VOH(min) /V 4.95 4.9 4.9 3.1 1.7 高电平噪声容限(VNH/V) 0.95 1.4 2.9 1.1 0.5 低电平噪声容限(VNL/V) 0.95 1.4 0.7 0.6 0.4 输入和输出的高、低电平 类型 参数 74HC VDD=5V 74HCT VDD=5V 74LVC VDD=3.3V 74AUC VDD=1.8V tPLH或tPHL(ns) 7 8 2.1 0.9 3.传输延迟时间 传输延迟时间是表征 门电路开关速度的参数， 它说明门电路在输入脉冲 波形的作用下，其输出波 形相对于输入波形延迟了 多长的时间。 CMOS电路传输延迟时间 t PHL 输出 50% 90% 50% 10% t PLH t f t r 输入 50% 50% 10% 90% CMOS门电路输出互补对称： 1)灌电流负载:负载输入低电平 扇入数：输入端的个数。 扇出数：正常工作的情况下，带同类型门的个数。 当负载门的个数增加时，总的灌电流IOL将增加，同时也将引 起输出低电压VOL的升高。当输出为低电平，并且保证不超过 输出低电平的上限值。 4 ．扇入数与扇出数（带负载能力） 高电平扇出数: IOH :驱动门的输出端为高电平电流 IIH :负载门的输入电流为。 2)拉电流负载:负载输入高电平 扇入数：输入端的个数。 扇出数：正常工作的情况下，带同类型门的个数。 当负载门的个数增加时，总的拉电流IOH将增加，同时也将引 起输出高电压VOH的降低。当输出为高电平，并且保证不超过 输出高电平的下限值。 4 ．扇入数与扇出数（带负载能力） 高电平扇出数: IOH :驱动门的输出端为高电平电流 IIH :负载门的输入电流为。 MOS集成电路分为PMOS、NMOS和CMOS。 NMOS比PMOS速度快。 CMOS有静态功耗低、抗干扰能力强等诸多优点成为主流器件。但CMOS电路增加一个输入端必须增加一个PMOS和一个NMOS管，在某些希望芯片面积小的应用，仍采用NMOS。 类NMOS电路可与CMOS电路相匹配。 3.4.1 类NMOS门电路 所以输出为低电平。 逻辑关系：（设两管的开启电压为VT1=VT2=4V，且gm1＞＞gm2 ） （1）当输入Vi为高电平8V时，TN导通，TP也导通。因为gm1＞＞gm2，所以两管的导通电阻RDS1＜＜RDS2，输出电压为： （2）当输入Vi为低电平0V时， TN截止，TP导通。 VO=VDD-VT=8V =VOH ，即输出为高电平。 电路实现了非逻辑。 3.4.1 类NMOS门电路 1. 类NMOS反相器 2. 类NMOS与非门和或非门 特点:功耗低、速度快、驱动力强 3.4.2 BiCMOS门电路 ?I为高电平:输出?O为低电平。 MN,M1 ,T2导通，MP,M2 ,T1截止，?O=0。M1导通, 迅速拉走T1的基区存储电荷; M2截止, MN的输出电流全部作为T2管的驱动电流. 工作原理: ?I为低电平:输出?O为高电平。 A L 1 MP,M2,T1导通，MN,M1,T2截止，?O=1。M1截止，MP的输出电流全部作为T1的驱动电流。T2基区的存储电荷通过M2而消散。 M1 、 M2加快输出状态的转换,开关速度得到改善. * 图中看出，谐波次数越高，幅值分量越小，对原波形的贡献越小，所以在一定条件下可忽略高次谐波。 * 图中看出，谐波次数越高，幅值分量越小，对原波形的贡献越小，所以在一定条件下可忽略高次谐波。 3 逻辑门电路 3.5 TTL逻辑门电路 3.4 类NMOS和BiMOS逻辑门电路 3.1 逻辑门电路简介 3.7 逻辑描述中的几个问题 3.3 CMOS逻辑门电路的不同输出结构及参数 3.8 逻辑门使用中的几个实际问题 3.2 基本CMOS逻辑门电路 3.1 逻辑门电路简介 3.1.1 各种逻辑门电路系列简介 3.1.2 开关电路 1 、逻辑门:实现基本逻辑运算和常用逻辑运算的单元电路。 2、 逻辑门电路的分类 二极管门电路 三极管门电路 TTL门电路 MOS门电路 PMO