qpsk调制解调基于fpga.docVIP

一 实验概述 本实验包括：分频器设计、计数器设计、串行移位输出器设计、伪码发生器设计、QPSK I/Q调制器设计、QPSK I/Q解调器设计，基于选项法中频调制器设计并将其综合起来组成一个系统。 二 实验仪器 计算机ALTER公司的Quartus8.0 EDA试验箱。 三 EDA及实验工具简介 EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言VHDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。从应用领域来看，EDA技术已经渗透到各行各业，如上文所说，包括在机械、电子、通信、航空航航天、化工、矿产、生物、医学、军事等各个领域，都有EDA应用。 II 是的综合性PLD开，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。 II可以在XP、Linux以及Unix上使用，除了可以使用Tcl完成设计流程外，提供了完善的用户图形界面设计方式。具有运行速度快，界面统一，功能集中，易学易用等特点。 II 作为一种可编程逻辑的设计环境, 由于其强大的设计能力和直观易用的接口，越来越受到者的欢迎。 。 （五）设计QPSK I/Q调制器，调制载波288KHZ，基带速率576KHZ，系统时 钟4068KHZ。 （六）设计QPSK I/Q解调器，调制载波576KHZ，基带速率288KHZ，系统时钟4068KHZ。 （七）设计选项法中频调制，调制载波是基带载波的16倍。 （八）设计中频调制对应的解调器，解调出I/Q两路信号，并合成原始信号。 （九）系统综合，用模块构建整个系统，实现调制解调功能。 实验项目设计要求： 利用自己前列试验项目设计结果，构建如下框图所示的调制、解调系统。完成对下述系统的构建、调试、仿真，使之达到运行正确。 A D C B 五 实验设计原理及实际调、测结果和分析 （一） 分频器的设计 1、分频器的定义 分频器是指将不同的声音信号区分开来，分别给于放大，然后送到相应频段的中再进行重放如进行N倍偶数分频，那么可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数。奇数倍分频：归类为一般的方法为：对于实现占空比为50%的N倍奇数分频，首先进行上升沿触发进行模N计数，计数从零开始，到（N1）/2进行输出时钟翻转，然后经过（N-1）/2再次进行翻转得到一个占空比非50%奇数n分频时钟。再者同时进行下降沿触发的模N计数，到和上升沿过（N1）/2时，输出时钟再次翻转生成占空比非50%的奇数n分频时钟。两个占空比非50%的n分频时钟相运算，得到占空比为50%的奇数n分频时钟。 图（1） 5、实验的分析与说明 图中，clk_576为输入时钟，freq_div_29即为29分频后的目标时钟，clkout为上升沿触发，高电平为15个时钟，低电平为14个时钟，clkout2为下降沿触发，也是15个时钟的高电平，14个时钟的电平。由于采取的是与运算，freq_div_29=clkoutclkout2，所以需要让高电平比低电平多一个时钟，这样才能让freq_div_29高电平由clkout，clkout2的15个时钟周期通过相与运算，减去半个时钟周期，得到14.5个时钟周期；同理，让低电平多增加半个时钟周期，达到14.5个时钟周期，实现占空比为50%。 clkout与clkout2同样为29分频输出，假如对目标时钟的占空比不做要求，则可以通过clkout或者clkout2两个输出作为目标时钟。 （二） 计数器的设计 1、器的定义 通过传动机构驱动计数元件，指示被测量累计值的器件计数是一种最简单基本的运算计数器就是实现这种运算的，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，还可以用于分频、定时、产生节拍脉冲和脉冲序列以及进行数字运算等但是无法显示计算结果，一般都是要通过外接LCD或LED屏才