VCS 仿真验证.pptVIP

Coverage提高 激励的产生，有direct和random两种 用random提高覆盖率 用direct补充覆盖率 $random 产生随机数的系统函数，返回一个32bit的带符号整数。 $random(seed) 以seed为种子，产生一个伪随机数 * Net Simulation Pre net simultation 不考虑电路的门延迟与线延迟，重点在观察电路的行为与设计构想rtl功能是否一致 Post net simulation 加入了电路延迟，重点在检查电路的时序信息是否正确 * Pre Simulation 与rtl仿真类似，只是DUT由rtl code变成了网表 需要指定网表调用的库器件 vcs [-v ] * Post Simulation 后仿所需要的时序信息用sdf文件提供，包括设计中每个单元的时序信息，基本的时序数据由以下部分组成： IOpath延迟 Interconnect延迟 Setup时序检查 Hold时序检查 Pulse width * Post Simulation 根据延时分三种情况： Max delay：最坏 Min delay：最好 Type delay：典型 一般需要做max/min delay仿真 * Post Simulation $sdf_annotate(“sdf_file”,modu