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2017-02-12 发布于重庆
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十进制加法计数器.docx

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十进制加法计数器

EDA技术与VHDL实验报告一实验题目：十进制加法计数器二实验目的：设计带有异步复位和同步时钟使能的十进制加法计数器。三实验内容:编写十进制加法计数器的 VHDL实现程序；通过电路仿真和硬件验证，了解变量的使用方法，以及“（OTHERS=X）”的使用方法。四实验原理：十进制加法计数器的VHDL描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 IS PORT (CLK,RST,EN : IN STD_LOGIC; CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC );END CNT10;ARCHITECTURE behav OF CNT10 ISBEGIN PROCESS(CLK, RST, EN) VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF RST = 1 THEN CQI := (OTHERS =0) ; --计数器异步复位 ELSIF CLKEVENT AND CLK=1 THEN --检测时钟上升沿 IF EN = 1 THEN --检测是否允许计数（同步使能） IF CQI 9 THENCQI := CQI + 1; --允许计数检测是否小于9 ELSE CQI := (OTHERS =0); --大于9，计数值清零 END IF; END IF; END IF;IF CQI = 9 THEN COUT = 1; --计数大于9，输出进位信号 ELSE COUT = 0; END IF; CQ = CQI; --将计数值向端口输出END PROCESS;END behav;引脚分配：端口名端口模式引脚CLKInputPIN_66COUTOutputPIN_38CQ(3)OutputPIN_49CQ(2)OutputPIN_50CQ(1)OutputPIN_51CQ(0)OutputPIN_52ENInputPIN_76RSTInputPIN_67五实验过程十进制加法计数器VHDL描述引脚设定六实验结果：输出波形图