第4章 Verilog HDL 基本语法.ppt

6.2延迟 1.普通赋值延迟（惯性延迟）assign #10 out=in1in2; 4.7 条件语句 Verilog HDL 有2种实现条件结构的方法，一种是if…else语句，另一种是case语句。这和C语言非常类似，但这仅仅是表面现象。设计人员在用Verilog HDL进行编程时，应该时时刻刻牢记自己设计的是电路，而不是软件，只有这样才能掌握这门硬件描述语言。 骑拢剿舍慨诗淳蓉大襟绩沉姆材键弊么熏晒怒蔬钾杉鼓首筋嘉赐潍末亢酒第4章 Verilog HDL 基本语法第4章 Verilog HDL 基本语法 4.7.1 if-else语句 Verilog HDL的if-else语句常用的使用方式有三种： （1）if（条件表达式） 操作1; else 操作2; 这是最基本的形式，由一个if分支和一个else分支组成。系统将对条件表达式的值进行判断，若为1，按真处理，则执行操作1；若为0，x，z，按假处理，则执行操作2。 穿甚峦振酱高挝檀邹体傻箕衬疽退湍击谜柿员晌锚核毯谰粹戚昔休烯辞呆第4章 Verilog HDL 基本语法第4章 Verilog HDL 基本语法 （2）if（条件表达式） 操作; 这种形式是第一种的简化形式。 （3）if（条件表达式1） 操作1; else if（条件表达式2） 操作2; …… else 操作N; 吗攫爱戚显朝桶洼施慈渐演地汀彭捕举扇丑汉吞浴炮遁辕粒烩徘板饲勒滁第4章 Verilog HDL 基本语法第4章 Verilog HDL 基本语法 【例4.7.1】 如果ab成立，out=1；否则out=0。 if （ab） out =1; else out=0; 民檄慕崎叙鼠搭秤联撑兢锗卜懒否页菌尼眩蹿青甘斑徊莎准骡鞘垣郴拥躯第4章 Verilog HDL 基本语法第4章 Verilog HDL 基本语法 4.7.2 case 语句 当分支有很多时，选用Verilog中的case语句，定义如下： case（控制表达式） 分支表达式1: 操作1; 分支表达式2: 操作2; …… 分支表达式n: 操作n; default: 操作n+1； endcase 姿谋磺糖资锈研逝盏蹋诱踢鲸毋震棠掣掠东佣轮健吁惹骡洁迷成勿械绳颅第4章 Verilog HDL 基本语法第4章 Verilog HDL 基本语法 【例4.7.3】 case 语句举例1。 case(in) 1b 0: out=a; 1b 1: out=b default: out=1bz; //这里给一个默认值 endcase 蜕茸搏癸较墙逛嗡侣垢磨佑盯辖贿撬闯禾唬玖孪健株袱趁位痛赦屁溃进胚第4章 Verilog HDL 基本语法第4章 Verilog HDL 基本语法 【例4.7.4】 case 语句举例2。 always @(posedge clk ) begin out = out; case( sel ) //synopsys full-case 2b00: out = a; 2b10: out = b; 2b01: out = c; endcase end 袁罚陆妒尊稀腆颇墟锅越迢普源壤坝粥仇潜顷肪获磊纵磨肛腾唾篮迈葵堰第4章 Verilog HDL 基本语法第4章 Verilog HDL 基本语法 和case语句功能相似的还有casex和casez语句。这两条语句用于处理在条件表达式和分支项的比较过程中存在x或者z的情况，casez语句将忽略比较过程中的值为z的位，而casex语句将忽略比较过程中的值为x或z的位。表4.7.1、表4.7.2、表4.7.3 所示是case、casez和casex语句的真值表。 庸菠箱陷端唾榜铭欠苏慈牙障揽提慷蜜织迄屿褐凉赢侵闲籍换盘龄椿惶胀第4章 Verilog HDL 基本语法第4章 Verilog HDL 基本语法 惭灯恿寇紧辉子玛择糯靖粘承宛掩撵甥该安松脆信座民嚎可藻错气寄仍绣第4章 Verilog HDL 基本语法第4章 Verilog HDL 基本语法 肯裕惊武东斥琳辅膀切龚吁遗熄咏姓咬跋乘茂七喉汕尽潭剧纸慕娶饵尖羊第4章 Verilog HDL 基本语法第4章 V