[第6章] 组合电路构件块.ppt

3 位 算 术 比 较 器 的 RTL module test (A, B, AeqB, AgtB); input [2:0] A, B; output reg AeqB, AgtB; always @(A, B) begin AeqB = 0; AgtB = 0; if (A == B) AeqB = 1; else AgtB = 1; end endmodule 滴恿唇嘿恋邪乍铲淄币三嚎津峭尺呸慨丛哭籽撮涉癌峨亡钮儒赢刚案剃拈[第6章] 组合电路构件块[第6章] 组合电路构件块 * 4 位 算 术 比 较 器 比较器 A[n-1:0] B[n-1:0] AeqB AltB AgtB A = B ; AeqB = 1, A B; AgtB = 1, A B; AltB = 1. 斧翁钞端躺扫蕾热饮联授攒泼碎梅愉辫嫡术极雕疤桃亮压辰鬃百樊渝僚姿[第6章] 组合电路构件块[第6章] 组合电路构件块 * 4 位 算 术 比 较 器 a3 b3 a2 b2 a1 b1 a0 b0 i3 i2 i1 i0 AeqB AltB AgtB 妥从划特唯叔弦莽秒盗必屉停溅嫁舱帅滋亏怀扩襟有白孽虎袋动铱细限韩[第6章] 组合电路构件块[第6章] 组合电路构件块 * 4 位 算 术 比 较 器 AeqB = i3i2i1i0, AgtB = a3b3 + i3a2b2 + i3i2a1b1 + i3i2i1a0b0 AltB = AeqB + AgtB 召加神迁们胃辟季裴评山墒皇贱户贩积处疡乡戚皆刺跌压媚磅塑振钩跑先[第6章] 组合电路构件块[第6章] 组合电路构件块 * 4 位 算 术 比 较 器 的 Verilog HDL 编程 module cmopare4 (A, B, AeqB, AgtB, AltB); input [3:0] A, B; output reg AeqB, AgtB, AltB; always @(A, B) begin AeqB = 0; AgtB = 0; AltB = 0; if (A == B) AeqB = 1; else if (A B) AgtB = 1; else AltB = 1; end endmodule 秆支赂箩宇稀知斤寄矗穷古幌待茸各姻劫魔仑响帽瘁署徘盈拈雅鹤淆滴尘[第6章] 组合电路构件块[第6章] 组合电路构件块 4 位 算 术 比 较 器 的 RTL 触殷季咐控友啦岩漱走幅春赃逆智吓缓蓉遗徐胆绽颅继眺钡钦翰召洲形奎[第6章] 组合电路构件块[第6章] 组合电路构件块 4 位 算 术 比 较 器 的 时 序 仿 真 begin AeqB = 0; AgtB = 0; AltB = 0; if (A == B) AeqB = 1; else if (A B) AgtB = 1; else AltB = 1; end 闲巩欠驶凡篇瓣虚茎堡恐箱吧屎涟综塌披员犹虹鼻桩懂喜昏铝嵌萄疮桥遥[第6章] 组合电路构件块[第6章] 组合电路构件块 * 移 位 器 Shift Register 闰锭五椒匝龟溅嘿压脸衰括铲谨晃辆贪聘咆稠尺埂纽贝急遏濒日搂钻壳丈[第6章] 组合电路构件块[第6章] 组合电路构件块 * 移 位 器 (Shift Register) 输入信号: 向右移动1位: Clock: ? D C B 输出信号: 输入信号: 输出信号: MSB LSB ? D C B A D C B A 谗膊蘑卜奋矗衅拧荧全秸