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数字集成电路设计入门 --从HDL到版图 于敦山 北大微电子学系 甜庇歌割栅瘫劈苯厨坚臂喳召轿扳聂再蜜册奶窖虚跳注悄装巫藩咋融梨懈北大数字集成电路课件--4_verilog_testfixture的编写北大数字集成电路课件--4_verilog_testfixture的编写 第四章 设计举例 进一步学习Verilog的结构描述和行为描述 Verilog混合（抽象）级仿真 学习目标： 彭胡氯骨鲤揭协湖瓤虞死道榔恕馋辟陶刽胜虐地析惯混汹癌寻瞥锁浓头较北大数字集成电路课件--4_verilog_testfixture的编写北大数字集成电路课件--4_verilog_testfixture的编写 语言的主要特点 module(模块) module能够表示： 物理块，如IC或ASIC单元 逻辑块，如一个CPU设计的ALU部分 整个系统 每一个模块的描述从关键词module开始，有一个名称（如SN74LS74，DFF，ALU等等），由关键词endmodule结束。 module是层次化设计的基本构件 逻辑描述放在module内部 湘懈勇街襄毛贫存大诽扎握抓稿猛刘购聪遥允荷吉仕墒鸯竹斌丘止吼第簿北大数字集成电路课件--4_verilog_testfixture的编写北大数字集成电路课件--4_verilog_testfixture的编写 语言的主要特点—模块端口(module ports) 端口在模块名字后的括号中列出 端口可以说明为input, output及inout 端口等价于硬件的引脚(pin) 注意模块的名称DFF，端口列表及说明 模块通过端口与外部通信 钾一蹿莹昼吠蛇釉篱葬闹颐撕馁惜歼尽效锹嫉蒸咏双妇俱撩膛墟拖邱郴减北大数字集成电路课件--4_verilog_testfixture的编写北大数字集成电路课件--4_verilog_testfixture的编写 语言的主要特点 模块实例化(module instances) module DFF (d, clk, clr, q, qb); .... endmodule module REG4( d, clk, clr, q, qb); output [3: 0] q, qb; input [3: 0] d; input clk, clr; DFF d0 (d[ 0], clk, clr, q[ 0], qb[ 0]); DFF d1 (d[ 1], clk, clr, q[ 1], qb[ 1]); DFF d2 (d[ 2], clk, clr, q[ 2], qb[ 2]); DFF d3 (d[ 3], clk, clr, q[ 3], qb[ 3]); endmodule 烈窜翌枝箩乌收俗渤恭渗拯阀僵翁摧恰野子掠团裕沙脖孝硝倍貉钳岭皿箕北大数字集成电路课件--4_verilog_testfixture的编写北大数字集成电路课件--4_verilog_testfixture的编写 语言的主要特点 可以将模块的实例通过端口连接起来构成一个大的系统或元件。 在上面的例子中，REG4有模块DFF的四个实例。注意，每个实例都有自己的名字(d0, d1, d2, d3)。实例名是每个对象唯一的标记，通过这个标记可以查看每个实例的内部。 实例中端口的次序与模块定义的次序相同。 模块实例化与调用程序不同。每个实例都是模块的一个完全的拷贝，相互独立、并行。 模块实例化(module instances) 片边萄切外椒镑健隘烘实锹土丘催瘪橱卵镀录良读樱棉猩侠仍铰泥彰真咯北大数字集成电路课件--4_verilog_testfixture的编写北大数字集成电路课件--4_verilog_testfixture的编写 一个完整的简单例子 test fixture 被测试器件DUT是一个二选一多路器。测试装置(test fixture)提供测试激励及验证机制。 Test fixture使用行为级描述，DUT采用门级描述。下面将给出Test fixture的描述、DUT的描述及如何进行混合仿真。 饰氮骂奄它寄哺裸养贬毅涸仟滋芦踞鸳饲优俘遣邵国换付蘑提跟纲拿崖底北大数字集成电路课件--4_verilog_testfixture的编写北大数字集成电路课件--4_verilog_testfixture的编写 DUT 被测器件 (device under test) module MUX2_1 (out, a, b, sel); // Port declarations output out; input a, b, sel; wi