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实验二运算单元ALU的设计及实现实验报告1137030 赵艺湾实验目的：掌握运算单元ALU分模块、分层次结构化设计的方法；理解运算单元ALU的工作原理和过程；进一步学习Verilog HDL进行电路设计的方法和技巧；4. 进一步学习QuartusⅡ和Modelsim进行电路设计和仿真的方法和技巧。二、实验设备：PC机+ QuartusⅡ 10.0 + FPGA(DE2-115开发板)+TEC-8实验箱三、实验内容用Verilog HDL设计ALU所需的各个功能模块，并用modelsim仿真；在DE2-115开发板或在TEC-8实验箱上验证；将设计的运算器进行封装，用于后续的综合实验；实验完成后，一周内提交实验报告。四、实验功能概要分别设计ALU的各个模块，仿真测试通过后进行封装，再将设计好的模块组合设计ALU并进行仿真测试。五、设计详细描述1. 2-4译码器2-4译码器仿真测试图：2.三态门`timescale 1 ps/ 1 psmodule tri_74244_vlg_tst();regeachvec;reg [7:0] Din;regen;wire [7:0] Dout;tri_74244 i1 (.Din(Din),.Dout(Dout),.en(en));integeri; initialbegini=0; Din=8en=0;en=1; #30 en=0; #40 en=1;endinitialbeginfor(i=0;i10;i=i+1) begin #10 Din=i; endendendmodule3.8位寄存器`timescale 1 ps/ 1 psmodule reg8_vlg_tst();regeachvec;reg [7:0] D;reg T3;wire [7:0] DOUT;reg8 i1 (.D(D),.DOUT(DOUT),.T3(T3));integeri;initialbegin T3=0; D=8d0;endalwaysbegin #5 T3= ~T3; endinitialbeginfor(i=0;i11;i=i+1)begin #10 D=i; endendendmodule`timescale 1 ps/ 1 psmodule reg8_vlg_tst();// constants // general purpose registersregeachvec;// test vector input registersreg [7:0] D;reg T3;// wires wire [7:0] DOUT;// assign statements (if any) reg8 i1 (// port map - connection between master ports and signals/registers .D(D),.DOUT(DOUT),.T3(T3));integeri;initialbegin T3=0; D=8d0;endalwaysbegin #5 T3= ~T3; endinitialbeginfor(i=0;i11;i=i+1)begin #10 D=i; endendendmodule4. 4选1数据选择器`timescale 1 ps/ 1 psmodule mux4_1_vlg_tst();regeachvec;reg [7:0] d1;reg [7:0] d2;reg [7:0] d3;reg [7:0] d4;reg se1;reg se2;wire [7:0] dout;mux4_1 i1 (.d1(d1),.d2(d2),.d3(d3),.d4(d4),.dout(dout),.se1(se1),.se2(se2));integeri,j;initialbegin #10 d1=8 d2=8 d3=8 d4=8 endinitialbegin#5 while(1) for(i=0;i2;i=i+1)for(j=0;j2;j=j+1)begin #5 se2=i; se1=j;