第四章 VHDL基本描述语句.pptVIP

第四章 VHDL基本描述语句 ４.1 顺序描述语句 ４.2 并行描述语句 ４.3 属性描述语句 4.1 VHDL顺序语句 顺序语句(Sequential Staements)和并行语句(Concurrent Statements)是VHDL程序设计中两大基本描述语句系列。在逻辑系统的设计中，这些语句从多侧面完整地描述数字系统的硬件结构和基本逻辑功能，其中包括通信的方式、信号的赋值、多层次的元件例化以及系统行为等。 顺序语句是相对于并行语句而言的，其特点是每一条顺序语句的执行(指仿真执行)顺序是与它们的书写顺序基本一致的。 在理解过程中要注意区分VHDL语言的软件行为及描述综合后的硬件行为间的差异。 顺序语句只能出现在进程(Process)和子程序中。在VHDL中，一个进程是由一系列顺序语句构成的，在同一设计实体中，所有的进程是并行执行的。然而任一给定的时刻内，在每一个进程内，只能执行一条顺序语句。一个进程与其设计实体的其他部分进行数据交换的方式只能通过信号或端口。如果要在进程中完成某些特定的算法和逻辑操作，也可以通过依次调用子程序来实现，但子程序本身并无顺序和并行语句之分。利用顺序语句可以描述逻辑系统中的组合逻辑、时序逻辑或它们的综合体。 VHDL有如下六类基本顺序语句：赋值语句；转向控制语句；等待语句；子程序调用语句；返回语句；空操作语句。 4.4.1 WAIT 语句 进程的运行要么处于执行状态，要么处于挂起状态，进程的执行是由敏感信号列表来触发的，所以此时进程的同步点由敏感信号列表来控制，这是一种隐式同步，同步点在”END PROCESS[进程名]”这一行上。 当进程没有敏感信号表时，进程的状态就由WAIT来控制，这是一显式同步，同步点在“WAIT 语句”这一行上。 在进程中(包括过程中)，当执行到WAIT等待语句时，运行程序将被挂起，直到满足此语句设置的结束挂起条件后，将重新开始执行进程或过程中的程序。VHDL规定，已列出敏感量的进程中不能使用任何形式的WAIT语句。 1. WAIT语句说明 如果在进程中仅仅使用WAIT语句而没有其它条件使进程跳出等待，则进程将进入无限等待状态，这是正常的程序设计中应该避免的，此时电路仿真表现为“死机”。 cwait1 ： PROCESS BEGIN 　　y = ( a AND b ) OR ( m XOR t ) ; 　　z = c NAND d ; WAIT ; -- 无限等待 END PROCESS cwait1 ; 2. WAIT FOR语句说明 WAIT FOR时间表达式为超时语句，在此语句中定义了一个时间段，从执行到当前的WAIT语句开始，在此时间段内，进程处于挂起状态，当超过这一时间段后，进程自动恢复执行。（此语句不可综合） cwait2 ： PROCESS 　　　　 BEGIN 　y = ( a AND b ) OR ( m XOR t ) ; z = c NAND d ; 　WAIT FOR 10 * ( ct1 + ct2 ) ; -- 等待由该表达式　　　计算的时间 END PROCESS cwait2 ; 3. WAIT ON语句说明 　　WAIT ON 信号［,信号］，称为敏感信号等待语句，在信号表中列出的信号是等待语句的敏感信号。 　　当进程执行该等待语句时，进程被挂起，然后等待敏感信号的变化(如从0～1或从1～0的变化)，只要进程表中的信号有一个发生变化，进程将结束挂起，继续执行WAIT ON语句后面的语句。 如　： WAIT ON S1，S2； 　　表示当S1或S2中任一信号发生改变时，就恢复执行WAIT语句之后的语句。 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY mux2_1 IS PORT( data0, data1 : IN STD_LOGIC ; sel : IN STD_LOGIC ; q : OUT STD_LOGIC ) ; END mux2_1 ; ARCHITECTURE behavioral OF mux2_1 IS SIGNAL temp1, temp2, temp3 : STD_LOGIC ; BEGIN cwait3 ： PROCESS BEGIN temp1 = data0 AND sel ; temp2 = da