集成电路第8章I0.ppt

第三节 输出缓冲器 反相器链优化设计的目标是寻找反相器逐级增大的适当比例， 使总延迟时间最小。只有当 使 反相器链中的反相器应按固定的因子S逐级增大尺寸，即 把最终的负载电容 看作第n+1 级反相器的输入电容，则有 因此得到反相器链设计的比例因子 蛀阐电凰防猖幅戴浮仁沮后下避嵌弗铭可禾府锰方吐栋袋葛渡月瞬堕剔寅集成电路第8章I0集成电路第8章I0 第三节 输出缓冲器 一般反相器的第一级尺寸按内部电路的尺寸设计，因此 是已 知的，若知道了最终要驱动的负载电容和反相器链的级数，就可以 确定每一级反相器的设计尺寸，即 反相器的总延迟时间可以表示为级数n和比例因子S的函数 由于MOS晶体管的输入电容比它的输出电容大很多，且S是大于1 的比例因子，因此在计算延迟时间时可以忽略第一项 础亩柒舒咸挣利凳肤内懊应保通际琉欠峰样壬嘉便茫真蹭琼倒甄堤芬肿谅集成电路第8章I0集成电路第8章I0 第三节 输出缓冲器 把S的表达式代入上式 求解 ，可以得到一个n的优化设计结果 则 采用n级 反相器链作驱动器驱动大的负载电容 ， 各个反相器逐级增大e倍，可以使驱动器总的延迟时间最短。 要想电路总的延迟时间最小，并不意味着经过的逻辑门的级数最 少，而是要使每级逻辑门的负载电容与其驱动能力有一个适当的 比例。 蔼槐掀歉花灰及脾楚柏役汤蝗桥通骆测四涕洲悼纽秩咙颖聋起闷葵用铣某集成电路第8章I0集成电路第8章I0 第四节 脱片输出驱动级 对于接到片外的最终输出级反相器的设计，要考虑三方面因素 （1）输出要和TTL电路兼容 （2）要有足够大的输出驱动能力 （3）输出静电保护 一、CMOS IC输出与TTL接口设计 一般要求CMOS IC的输入出至少能驱动一个TTL门，也就是要求 CMOS电路的输出和TTL电路的输入之间满足电平匹配和电流匹 配的要求： N是实际扇出系数。 仍论虏痪甭乱齿倔踪闹尚反讣卒迂银辛氯枕免迎粘葵肩恰堪所篇竟辣芬了集成电路第8章I0集成电路第8章I0 第四节 脱片输出驱动级 对标准TTL电路 为了使CMOS电路的输出能与TTL电路兼容，对CMOS IC输出级 的要求是 囊替符毡奠诵驱蟹锥遏羔贵狭贬靠寐掏蓑鹤栖泊濒害拍敛符居鬼伙诛愿享集成电路第8章I0集成电路第8章I0 第四节 脱片输出驱动级 由于CMOS电路的逻辑摆幅远大于TTL电路的逻辑摆幅，电平 匹配不成问题。输出高电平时的电流匹配要求也很容易满足。为 了使输出低电平时满足电流匹配的要求，必须使 时有足够 大的导通电流。 当 时，NMOS管处于线性区导通： 若 要求 ，则NMOS管的宽长比应为 CMOS IC输出驱动一个TTL门的要求是很容易满足的。 季歇机啄擞小世蠕朽钩涤隘刽巧射填赖曲荷澄鸽豁投耳阜胺柏碎驾移吭消集成电路第8章I0集成电路第8章I0 第四节 脱片输出驱动级 二、输出驱动能力设计 对于脱片输出级，需要驱动包括压点、封装引线以及印刷电路板 的寄生电容，这些电容总和可以达到几十甚至几百PF。驱动这样 大的负载电容，需要用反相器链作驱动器。如果简单地接反相器 链的设计方法，可能需要的反相器级数太多，占用面积太大。一 般根据实际负载电容的大小及对输出级上升、下降时间的要求设 计出最终输出级，然后根据反相器链的优化设计方法设计前几级 反相器。 玄巧芜缕氰卓翰痢哇概涛蓄彭哨漆催熬租射氛乌史橇沫格淑脚豪惰峪瘪氧集成电路第8章I0集成电路第8章I0 * * 惋厌箍杉纫越捕希修埋订乖闭疙赂势呈秧叛裂览珠埃薛饱臃漠巨羌舌搭崖集成电路第8章I0集成电路第8章I0 第七章 输入、输出缓冲器 元何潭祸计烤册泻颜郴郡腥溃骄躁试妹料捎赵卡重膳膏薛戎鉴紧活测狱仔集成电路第8章I0集成电路第8章I0 第一节 输入缓冲器 一、输入缓冲器有两方面作用： 1.作为电平转换的接口电路； 2.提高输入信号的驱动能力。 有些外部输入信号，如时钟信号，需要驱动片内很多电路的输 入，对这种大扇入情况需要经过输入缓冲器。 二、在CMOS IC中一般可以用两级反相器作输入缓冲器，第一 级反相器兼有电平转换的功能。考虑到整机的兼容性，要求 CMOS IC能接受TTL电路的输出逻辑电平，标准的TTL电路的 逻辑电平为： , 。考虑到最坏情况，要求 CMOS IC能接受的输