EDA第一次实验报告.doc

杭州电子科技大学 实验报告 实验课程名称 EDA技术 实验序号 1 实验内容 分频器与频率计设计 班级 123 姓名 吕文 学号 123 指导教师 黄某 二○一四年 4月 18 日  一、实验的目的与要求 实验名称 ：分频器与频率计设计 实验目的 ：1、初识Verilog HDL语言熟练Verilog 的语法 2、学习quartus调用modelsim进行仿真 3、 掌握用FPGA实现简易的分频器与频率计的原 理与方法 实验要求 ：1、设计一个可控分频器，输入20MHz或 12MHz 时钟（可选择其中一种），输出100Hz~10kHz，输 出100HZ ~ 10kHZ，输出频率数控可调（按键或者 使用In-System Sources and Probes），输出波形占 空比为50%，接蜂鸣器； 2、设计一个简易频率计，输入为方波，测量频率 的范围100HZ ~ 9999HZ ， 测量精度1%，频 率计输出可以接数码管或者使用 In-System Sources and Probes观察 3、分频器输出接频率计的输入 实验原理 分频器的原理：把输入的信号作为计数脉冲，由于计数器的输出端口是按一定规律输出脉冲的，所以对不同的端口输出的信号脉冲，就可以看作是对输入信号的”分频“。 频率计是对信号的频率进行测量并显示测量结果。原理就是在1秒钟内对时钟计数，得到的数字就是频率大小。 频率计的设计是用一个标准的时钟20MHZ来做参照，以1s钟为周期，周期，同时定义一个计数的变量q ,当输入的端口出现上升沿的时候，变量加1，那么在一秒钟内cout的数值即为，该波形的频率。 最后将分频器的输出端口接入频率计的输入端口，用频率计来测量波形的频率大小，通过比较实际的频率Fre1与测出来的频率大小Fre2，就知道了该频率计的误差。 三、实验内容 实验步骤 1、大概的把框架建起来，把思路想好 2、先设计一个符合要求的分频器 3、进行仿真，看效果 3、再设计一个符合要求的频率计 4、用modelsim进行仿真 5、把这两部分连接起来，最后进行仿真得到结果 6、得到频率计的测频误差 本实验分频器的时钟是20MHZ，分频出来的是100HZ~10kHZ的波形，那么就定义一个变量当做分频比[17:0] div ,可以用按键来控制div的大小，继而实现分频出来的大小。 分频器Veliog程序： module FENPIN(clk,rst,cout,dout,data); input clk,rst; input [17:0] data; output [17:0] dout; output cout; reg[17:0] Q1; reg cout; assign dout=Q1; always @(posedge clk or negedge rst)begin if(!rst) Q1=0; else if(Q1=data) Q1=Q1+1; else Q1=0; end always @ (posedge clk or negedge rst ) begin if(!rst) cout= 1b0 ; else if( Q1= data/2) cout = 1b1 ; else cout = 1b0 ; end endmodule 程序设计框图 仿真波形 次波形可看出为[17:0]的分频比，且设置的仿真时间为5000ps 生成器件 总结、体会：1：要认真做好实验预习。 2：学会自主学习，掌握modelsim 的用法 3：先多看相似的程序，在此基础上去编写会减少出错。 杭州电子科技大学实验报告 第1页