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EDA技术实验指导书 宝鸡文理学院 电子电气工程系 2014-08-05 前言 EDA是电子设计自动化（Electronic Design Automation）的缩写FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。这两种语言都是用于数字电子系统设计的硬件描述语言，而且都已经是 IEEE 的标准。 VHDL1987 年成为标准，而 Verilog 是 1995 年才成为标准的。这个是因为 VHDL 是美国军方组织开发的，而 Verilog 是一个公司的私有财产转化而来的。为什么 Verilog 能成为 IEEE 标准呢？它一定有其优越性才行，所以说 Verilog 有更强的生命力。但是两者也各有特点 Verilog HDL 推出已经有 20 年了，拥有广泛的设计群体，成熟的资源也比 VHDL 丰富。 Verilog 更大的一个优势是：它非常容易掌握，只要有 C 语言的编程基础，通过比较短的时间，经过一些实际的操作，可以在 2 ～ 3 个月内掌握这种设计技术。而 VHDL 设计相对要难一点，这个是因为 VHDL 不是很直观，需要有 Ada 编程基础，一般认为至少要半年以上的专业培训才能掌握 一、实验目的 1、熟悉QuartusⅡ软件开发环境； 2、熟悉并掌握该环境下电路的基本设计流程、软件仿真方法及管脚配置下载方法和步骤； 3、完成简单与非门电路的VHDL设计或原理图设计，仿真后下载到实验箱上进行硬件测试。 二、 实验原理 2输入端与非门是组合逻辑电路中的基本逻辑器件，有2个输入端A、B和1个输出端C。其真值表如表所示。2输入端与非门应具备的脚位：输入端：A、B；输出端：C。 表1　　2输入端与非门的真值表 输入端 输出端 A B C 0 0 1 0 1 1 1 0 1 1 1 0 实验 1）新建一个文件夹。 假如该工程的文件夹取名为nand，路径为D:\ nand 。 注意：文件夹名不能用中文，也最好不要用数字；不要将文件夹设在计算机已有的安装目录中，更不要将工程文件直接放在安装目录中。 2）输入源程序 打开 Quartus Ⅱ，单击File/New，在New窗口中的Device Design Files 中选择编译文件的语言类型，这里选VHDL File，按OK后将进入文本编译窗口。 3）文件存盘 如下所示，编写源程序后，执行File/Save，找到已建立的路径D:\ nand ，存盘名应与实体名一致，即，nand2a.vhd 2、 创建工程 1）打开建立新工程管理窗口。执行File/New Project Wizard，出现下图， 2）将设计文件加入工程中。选择工作路径、项目名称及顶层设计实体名（如果项 目中只有一个文件，顶层实体名必须和设计文件名一致），按“Next”到下一操作。 3）选择仿真器和综合器类型。在此都选择默认项“NONE”，不做任何打钩选择。 4）选择目标器件：ACEX1K系列的EP1K100QC208-3。 5 6）结束设置，按“Finish”结束整个设置 3、编译前设置 1、选择FPGA目标芯片。执行Assignments/Settings，选择Category项下的Device,选择目标器件。 2、选择配置器件的工作方式。 3、选择配置器件和编程方式。 4、选择输出设置。 4、全程编译 执行Processing/Start Compilation项，启动全程编译。或者按工具栏上的快捷按钮 5、时序仿真 1）打开波形编辑器，执行File/New，在New窗口中的Other Files 中选择Vector Waveform File，按OK后将进入波形编辑窗口。 2）设置仿真时间区域。执行Edit/end time 及grid size设置结束时间及网格大小。 3）波形文件存盘，文件名默认，与前面的实体名一致，扩展名为vwf。 4）将工程nand2a端口信号名选入波形编译器中，如下图。 执行List，出现该设计实体涉及的所有输入、输出信号，将各信号节点拖入波形编辑器中。 5）输入激励信号并存盘，注意2个输入信号的周期应是2倍关系：如100ns和 200ns 6）设置仿真类型 仿真一般包括功能仿真和时序仿真。本实验只考虑功能仿真。 在 ACEX1K：EP1K100QC208-3上单击右键选Settings，然后在Simulator Settings中选择 Simula