六路抢答器讲义.docVIP

2013-2014 学年＿2 ＿学期 山东科技大学电工电子实验教学中心 创新性实验研究报告 实验项目名称＿基于FPGA的六路智能抢答器＿ 组长姓名 邱化强 学号 201101100531 联系电话 E-mail 943164685@ 成员姓名 王 鑫 学号 201101100936 成员姓名 孙崇彬 学号 201101100534 专 业 自动化 班级 2011-3 指导教师及职称 尹唱唱 2013 年 1 月 6 日 一、实验摘要 EDA技术作为现代电子设计最新技术的结晶，其广阔的应用前景和深远的影响已毋庸置疑，它在信息工程类专业中的基础地位和核心作用也逐渐被人们所认识。 随着电子技术的发展，现在的抢答器功能越来越强，可靠性和准确性也越来越高。以前的抢答器大部分都是基于传统数字电路组成的。制作过程复杂，而且准确性与可靠性不高，成品面积大，安装、维护困难。由于近年来电子技术发展迅速，逐渐出现用现场可编辑逻辑门阵列（简称FPGA）制作抢答器，使得电子系统的设计者利用EDA软件，就可以独立设计自己的专用集成电路（ASIC）器件。制作过程简单，而且安装、维护简单。 通过学习掌握使用可编程逻辑器件和QuartusII 软件的基本使用，利用QuartusII 软件各种器件进行多路智力竞赛抢答器设计。本设计是应用GW48系统，七段LED共阴数码管显示。抢答器可以容纳六组参赛者同时抢答，系统具有清零功能，电子抢答器还具有计分功能和倒计时功能。如果抢答成功，主持人给出倒计时计时允许信号。 二、实验目的 学习编码器、锁存器和译码器的设计、分析和测试方法。学习掌握使用可编程逻辑器件和QuartusII 软件的基本使用进一步掌握用VHDL语言的进行数字电路的设计。 三、实验场地及仪器、设备和材料： 实验场地：EDA实验室 实验设备：计算机、QuartusⅡ软件、EDA实验箱 四、实验内容 1、实验原理 抢答器的逻辑结构主要由抢答鉴别lock模块、定时模块、译码模块和报警器模块组成。在整个抢答器中最关键的是如何实现抢答封锁，在控制键按下的同时计数器倒计时显示有效剩余时间。除此之外，整个抢答器还需有一个“复位开始”信号，以便抢答器能实现清零和开始。抢答器共有3个输出显示，选手代号、计数器的个位和十位，他们输出全都为BCD码输出，这样便于和显示译码器连接。当主持人按下控制键、选手按下抢答键蜂鸣器短暂响起。整体原理框图如图1所示。 图1整体原理框图 抢答器同时供6名选手或6个代表队比赛，分别用6个按钮[a1]～[a6]。设置一个系统清除和抢答控制开关Reset, 该开关由主持人控制。抢答器具有锁存与显示功能。即选手按动按钮，锁存相应的编号，扬声器发出声响提示，数码显示选手号码。其他人再按键，系统进行了优先锁存，不再响应，优先抢答选手的编号一直保持到主持人将系统清除为止，下一次抢答开始。扩展功能：该电路具有犯规报警功能。当主持人未按下开关开始抢答前，参赛选手若按下开关，则抢答系统发出蜂鸣声报警并显示犯规组别。 2、实验内容 （1）抢答器鉴别模块： 在这个模块中主要实现抢答过程中的抢答功能，并且能实现当有一路抢答按键按下时，该路抢答信号将其余个绿抢答封锁的功能。在这个模块输入端有WARN输入(以时间控制系统的WARN输出信号为信号源)、一个和“时间控制系统”公用的CLEAR端、6人抢答输入信号端S0,S1,S2,S3，S4，S5和有一个时钟信号端CLK，这个时钟信号是个高频信号，用以扫描S0，S1，S2，S3是否有信号输入。输出端有对应于S0，S1，S2，S3，S4，S5编号的6个指示灯LED 和4线2进制输出端STATES（用于锁存当前的状态），还有一个STOP 端用于指示S0,S1,S2,S3，S4，S5按钮状态（控制计时器停止）。 在此模块中高频时钟信号一直作用，此时，若主持人按下CLEAR即为开始抢答信号，所有输出端都自动清零。在有效时间范围（N秒）内只要有人抢答，STOP就有高电平输出至“时间控制系统”的STOP端以控制倒计时的停止，并且对应的LED指示灯点亮，STATES锁存输出到译码显示模块，用以显示优先抢答人的组号，并锁定输入端S以阻止系统响应其他抢答者的信号。当有效时间到了之后还没有人抢答，则记时模块发出报警信号，同时反馈回来给抢答鉴别模块，禁止选手在抢答。 （2）译码模块： 将抢答过