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2017-02-16 发布于四川
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四vhdl语言构造体的描述方式.ppt

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四vhdl语言构造体的描述方式

【例4-6】 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； USE IEEE.STD_LOGIC_UNSIGEND.ALL； ENTITY mux4 IS PORT (input:IN STD_LOGIC_VECTOR (3 DOWNTO 0)； sel:IN STD_LOGIC_VECTOR (1 DOWNTO 0)； y:OUT STD_LOGIC)； END mux4； ? ARCHITECTURE rtl OF mux4 IS BEGIN y=input(0) WHEN sel=00 ELSE input(1) WHEN sel=01 ELSE input(2) WHEN sel=10 ELSE input(3)； END rtl； Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 图4-5 二选一电路的原理图 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 【例4-7】 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； USE IEEE.STD_LOGIC_UNSIGEND.ALL； ENTITY mux2 IS PORT (input:IN STD_LOGIC_VECTOR (1 DOWNTO 0)； sel:IN STD_LOGIC； y:OUT STD_LOGIC)； END mux2； ? ARCHITECTURE rtl OF mux2 IS BEGIN y=input(0) WHEN sel=1 ELSE input(1)； END rtl； Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 【例4-8】 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； USE IEEE.STD_LOGIC_UNSIGEND.ALL； ENTITY mux2 IS PORT (in0，in1，sel:IN STD_LOGIC； y:OUT STD_LOGIC)； END mux2； ? ARCHITECTURE rtl OF mux2 IS SIGNAL tmp1，tmp2，tmp3:STD_LOGIC； BEGIN tmp1=in0 AND sel； tmp2=in1 AND (NOT sel)； tmp3=tmp1 OR tmp2； y=tmp3； END rtl； Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 对于例4-7，是将二选一电路看成一个黑框，编程者无需了解二选一电路内部的细节，只要知道外部特性和功能就可以进行正确的描述。而对于例4-8编程者就必须了解二选一电路是怎样构成的，内部采用了哪些门电路。只有了解了这样一些细节，才能用VHDL语言进行正确的描述。所以从编程效率及编程难度上来看，应该选择例4-7的这种编程方法来编写RTL描述方式的程序。随着CAD技术的发展，人们也正在探讨如何对用行为描述方式的程序进行逻辑综合，如能做到这一点，这将会大大提高CAD技术的水平。 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 4.2.2 使用RTL描述方式应注意的几个问题 1. “X”状态的传递在目前的RTL设计中要对所设计的程序进行仿真检验，而且在逻辑电路综合以后还有必要对综合的结果进行仿真。之所以要进行二次仿真，是因为在仿真过程中存在“X”传递的影响。它可使RTL仿真和门级电路仿真产生