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Verilog语言及程序设计 阻塞语句在verilog中的应用 阻塞语句，顾名思义，即本条语句具有影响下一条语句的作用，如果该条语句没有执行完，那么下条语句不可能进入执行状态的 阻塞语句最能体现verilog HDL和C语言之间的血缘关系，比如，在时钟沿触发的always进程里，若先执行b=c，再执行a=b，那么本质上，在一个时钟沿触发里面，a=c成立，即是说，不要b变量，直接在进程里赋值a=c，结果是一样的。这和c语言中b=c,a=b性质相同 非阻塞语句在verilog中的应用 非阻塞语句,顾名思义，本条语句不影响下一条语句的作用,更能体现硬件电路的特点。这正是非阻塞语句广泛应用于时序逻辑电路的原因。 如果在一个时钟沿触发的always进程里面，b=c,a=b那么就不可能直接在进程里面赋值a=c.因为c的值要经过两个时钟延迟才传到a里面，如果c为1，b为0，a为1的话，那么在在非阻塞语句的进程里面， 第一个时钟沿到来，a为0,第二个时钟沿到来,a为1 （注:在一次触发进程里，无论是阻塞和非阻塞语句，每条语句只能执行一次） 阻塞语句与非阻塞语句使用注意事项 阻塞语句是顺序执行的，而非阻塞语句是同时执行的 大体原则：阻塞语句运用于组合逻辑电路设计，非阻塞语句运用于时序逻辑电路设计 不要在同一个always块里面混合使用“阻塞赋值”和“非阻塞赋值” Verilog的特点 Veril