2011数字电路EDA.pptVIP

实验一:三人表决器设计 一:实验目的 熟悉利用MAX+plusII的原理图输入方法设计简单组合电路，通过三人表决器的设计把握利用EDA软件进行数字电路设计的详细流程。 二:实验内容用原理图输入法完成三人表决电路的设计，包括原理图输入、目标器件选择及编译、时序仿真和引脚锁定。 实验二 组合逻辑模块设计 一﹑实验目的 熟悉MAX+plusII的VHDL或Verilog文本设计过程，学习简单组合电路的设计和仿真，并进一步掌握译码器及数据选择器的工作原理。 二﹑实验内容 用文本输入法设计带使能控制端的3/8译码器和四选一数据选择器，并进行功能仿真。 三﹑实验报告要求 根据以上实验内容写出实验报告，包括程序设计、仿真波形图及其分析报告。 module 0000001(a,b,c,g1,g2an,g2bn,y);input a,b,c,g1,g2an,g2bn;output[7:0]y;reg[7:0]y;wire[2:0]in;assign in={a,b,c};always @(in or g1 or g2an or g2bn)beginif(!g1) y=8hff;else if (g2an | g2bn) y=8hff;else case(in)