集成电路设计基础Ch12静恢复.pptVIP

12.2 全互补标准CMOS电路 CMOS静态恢复逻辑以反相器为基础，如下图。 N管与P管都是驱动管， 都受输入信号控制的。 P管与N管都是传输门， 分别传输“1”和“0”。 传输“0”的逻辑正好与 传输“1”的逻辑互补： N管原量“ ”控制传输“0” P管非量“ ”控制传输“1” 12.2.1 与非门 与非门的特征是，全高出低，有低出高。它的卡诺图如下图。 该图指出，在这2?2个最小项中， 只有1个元素是传输“0”的， 其余的3个都传输“1”。 故传输门的输出为， 注意，前两项都是传“1”的，显然用P管最合适，又是非量控制，也宜用P管。“+”号，说明这两项是并联的，可以线或。最后一项是传“0”的，宜用N管实现，且是原量控制，可用二个传输门串联。 12.2.1 与非门 (续) 由此可见，CMOS与非门的结构应当是： 在P管阵列，两个传输门并联，接到Vdd。 在N管阵列，两个传输门串联，接地。 右图所示两输入端与非门电路图。 12.2.2 或非门 或非门的特征是，全低出高，有高出低。其卡诺图如图9.4所示。 显然，有3个最小项是传输“0”的，只有1个最小项传“1”，故传输门设计应为， 其中前两项是原量控制的，传“0”，可以“线或”接地。最后一项是非量控制，传输门串联，传“1”，即接Vdd。 12.2.2 或非门(续) 故CMOS或非门将是： P管阵列，两个传输门串联，接Vdd。 N管阵列，两个传输门并联，接地。 其电路如图所示。 12.2.3 复杂的“与或非”电路 已知： 求：实现上述布尔表达式的CMOS逻辑电路。 解：先绘卡诺图，划圈，列出传输门方程式。再将传输门方程式归为P阵列和N阵列。 然而，这种设计方法不甚理想，因为它有5个变量，太繁。 12.2.3 复杂的与或非电路 (续) 为此，先利用原量表达式设计N管阵列MOS传输门，接地传“0”。 12.2.3 复杂的与或非电路 (续) 由此可见，这类CMOS电路有如下特点： 电路中PMOS管的数目与NMOS管的数目相同。如果输入变量共有k个，则总共需要2k个晶体管。 形成一种全互补电路。若一阵列是串联，则另一阵列必定是并联。 管子数量多，功能、集成度较低。 由于管子多，版图可能比较复杂。只有设计得当，版图才会有规则。 12.3 伪NMOS逻辑 全互补CMOS电路的缺点是管子数太多。这么多的P管仅仅为了传输卡诺图中的互补项，能否省掉？能否象NMOS电路那样，用一个负载管替代？为此，美国ATT公司Bell Labs研制了一种新的电路，称之为伪NMOS逻辑，如图所示。 12.3 伪NMOS逻辑(Pseudo-NMOS Logic) 采用一只P管做负载是可能的，只要把它的栅极接地，P管就一直处于导通状态，可以作为负载管。 因为在这个电路中，地是最低电位，因而P管的栅源电压Vgsp实际上是最负的，永远满足 |Vgsp| ?Vds+VTp ，P管处于线性区域，故伪NMOS反相器的基本特性如图所示 12.3 伪NMOS逻辑(续) 当Vi VTn时，N管截止，VoH = Vdd； 当Vi VTn时，N管导通，这时，N管处于饱和区，P管处于线性区，于是， 12.3 伪NMOS逻辑(续) 它的物理概念是这样的，在CMOS电路中，0.5Vdd是C区的中心，是理论上的逻辑门限。作为一种CMOS反相器，如果输入超过0.5Vdd，则输出应低于0.5Vdd。若输入低于0.5Vdd，则输出应高于0.5Vdd。为此，上述计算都以0.5Vdd为准。 然而，对于伪NMOS电路而言，P阵列与N阵列是不对称的。当N阵列获得的有效栅压为（0.5Vdd ? VTn）时，P阵列的有效栅压为（Vdd ?|Vtp|），因而P管有较大的驱动力，P管的内阻减小，输出电平Vo升高。为了能使反相器的输出低于0.5Vdd，那么?n应比?p大6倍。因?n = 2.5?p，补偿掉一部分，故N型阵列的宽长比应比P型的大2.4倍以上。 12.3 伪NMOS逻辑(续) 伪NMOS电路的最大优点是： 管子数少。若组合逻辑共有k个输入变量，则伪NMOS逻辑只需要k+1个管子，同NMOS电路一样，比标准的CMOS要少得多。 输入电容也同NMOS一样，是CMOS电路的一半。 静态功耗也同NMOS一样，因为P管总是导通的，很象耗尽管负载，有直通电流。而CMOS则是没有的。 12.3 伪NMOS逻辑(续) 伪NMOS是属于CMOS工艺，但性能上与NMOS极相似，区别仅在于结构上有区别，如图所示： 12.3 伪NMOS逻辑: 伪NMOS反相器特征 1) P管作负载。 2) 栅极接地。 3）有效栅极电压 :