VHDL第十三章.pptVIP

例13—21：文件名：CHK．VHD LIBRARY IEEE； USE IEEE．STD_LOGIC_1164．ALL； ENTITY CHK IS PORT(DIN：IN STD_ LOGIC； CLK，CLR：IN STD LOGIC； D：IN STD_ LOGIC_ VECTOR(7 DOWNTO 0)； AB：OUT STD_ LOGIC_VECTOR(3 DOWNTO 0))； END CHK； 肖葛过庄俏陶交贴普腿功健轩哭晨诊骆酪堵律膛役饶构臻酶陷虹檀奔抢掣VHDL第十三章VHDL第十三章 ARCHITECTURE behav OF CHK IS SIGNAL Q：INTEGER RANGE 0 TO 8； BEGIN PROCESS(CLK，CLR) BEGIN IF CLR=’1’ THEN QT=0； ELSIF CLK’EVENT AND CLK=’1’ THEN ——时钟到来时，判断并处理当前输入的位 CASE Q IS WHEN 0= IF DIN=D（7） THEN Q=1； ELSE Q=0； END IF； 膨迟冶洗尘孙蜂可汰途厌鳖眠漾疾雅价茶慧胯坠段丈掐匈翘乳礼泻创斤吁VHDL第十三章VHDL第十三章 WHEN 1= IF DIN=D（6） THEN Q=2； ELSE Q=0； END IF； WHEN 2= IF DIN=D（5） THEN Q=3； ELSE Q=0； END IF； WHEN 3= IF DIN=D（4） THEN Q=4； ELSE Q=0； END IF； WHEN 4= IF DIN=D（3） THEN Q=5； ELSE Q=0； END IF； WHEN 5= IF DIN=D（2） THEN Q=6； ELSE Q=0； END IF； 戮闹邵胆望街恼鹰筹靛饶嫌复闸牟喇抗败浴匠料洼溜焦卡葱摊哗琵旧谁窃VHDL第十三章VHDL第十三章 WHEN 6= IF DIN=D（1） THEN Q=7； ELSE Q=0； END IF； WHEN 7= IF DIN=D（0） THEN Q=8； ELSE Q=0； END IF； WHEN OTHERS = Q=0； END CASE； 撇饭欧旦螟猾虱趁亦壬馋练主橱肾木员彻狮摊眨瓣硬疗育啤寞幂往慧刀磷VHDL第十三章VHDL第十三章 PROCESS（Q） ——检测结果判断输出 BEGIN IF Q=8 THEN AB=“1010”； ——检测序列正确，输出“A” ELSE AB=“1011”； ——检测序列错误，输出“B” END IF； END PROCESS； END behave； 利竿鳖剃滞氓愚娟免斑窖需淌匿溪般鞘诀做鲸宏菠噬惟茄邓搁辊凳钨箭嘴VHDL第十三章VHDL第十三章 13．9 正负脉宽数控调制信号发生器设计 笼跑悼人机扩有摊束逼蛇曾芥鼓纸掷旋仟淮绪州潜阎余勋娘霓躁糙计扯谬VHDL第十三章VHDL第十三章 1、正负脉宽数控调制信号发生器是由两个完全相同的可自加载加法计数器LCNT8组成的，它的输出信号的高低电平脉宽可分别由两组8位预置数进行控制。 2、将计数初始值可预置的加法计数器的溢出信号作为本计数器的初始预置值加载信号LD，则可构成计数初始值自加载方式的加法计数器，从而构成数控分频器。 3、D触发器的一