数字逻辑单选填空(最终版已经问过老师全部修改了).docxVIP

一、选择题已知二进制其对应的十进制数为( B)(A)48(B)74(C)106(D)92+A=( B)(A)+B(B)+(C)A+(D)A+B(B)(A) (B) (C)(D)和二进制数(1100110111.001)等值的十六进制数是(A)(A)337.2(B)637.2 (C)1467.1 (D)c37.4 余三码1011对应的二进制码是(C )（余3码被看成4位二进制数时，则它的数值要比它所表示的十进制数码多3。）(A)0011(B) 1100(C) 1000 (D) 0101下列等式不成立的是( C)(A)(B)(A+B)(A+C)=A+BC (C) AB+AC+BC=AB+BC(D)，它包含最小项个数是( B)(A)1(B)2(C)3(D)4如要把最简与或式转化为与非式，应使用下列哪个定律( A)(A)还原律和摩根定理(B)交换律(C)结合律(D)还原律和重叠律若对全班29个同学以二进制代码编码表示，最少需要二进制的位数是( C)（0 1 1 0 1 ）(A)3(B)4(C)5(D)6在二进制译码器中，若输入有5位二进制代码，则输出有________个信号。(A)(A)32(B)16(C)8(D)4计数器的异步清零端的功能是( C )(A)在CP上升沿清零 (B)在CP下降沿清零(C)清零端有效即清零 (D)在CP为高电平时清零在CP作用下，欲使D触发器具有的功能，其D端应接( D )(A)1(B)0(C)(D)与非门构成的基本RS触发器，输入端SR的约束条件是( C )（用与非门构成的基本RS触发器，应当遵守S*R=0的约束条件，但不能加以R=S=0的输入信号;对于用或非门构成的基本RS触发器，应当遵守S*R=0的约束条件，但不能加以R=S=1的输入信号;）(A)SR=0(B)SR=1(C)(D)［10101］2转换为十进制数是 ( C)(A)11(B)15(C)21(D)25十进制数995.7对应的8421BCD码为( B)(A) (1001 1001 0110.1110)(B) (1001 1001 0101.0111) (C) (0001 1001 1010.1110)(D) (1001 1001 1010.0111)化简( C )（A+非A =1）(A) A(B)A+C(C) 1(D)0测得某逻辑门输入A、B和输出F的波形如图所示，则F(A，B)的表达式是( C )(A)F=AB(B)F=A+B(C)(D)如图所示电路实现的逻辑功能(B )(A)F=AB(B)F=A+B(C)(D)不是最小项ABCD逻辑相邻的最小项是( C )(A)BCD(B)ACD(C)BD(D)ABD(相邻的最小项与已知的最小项只有一个不同的)欲对全班30个同学以二进制代码编码表示，最少需要二进制的位数是( C )（30对应2进制码为11110）(A)3(B)4(C)5(D)6一片三位二进制译码器，它的输出端有( B )(A)1个(B)8个(C)10个(D)16个（二进制译码器：二进制译码器的输入为二进制代码（N位），输出为2N个高低电平信号，每个输出仅包含一个最小项。例如，输入是三位二进制代码，输出有八种状态，八个输出端分别对应其中一种输入状态。因此，又把三位二进制译码器称为3线—8线译码器。）在下列逻辑电路中，不是组合逻辑电路的有( D )(A)译码器(B)编码器(C)全加器(D)寄存器某4位移位寄存器，现态为1111，若串行输入始终为0，则经过4个移位脉冲后，该移位寄存器的内容为( A)(A)0000(B)1000(C)1100(D)1110( A )(A) (B)(C)(D)与ABC+A函数式相等的表达式是( B )(A) ABC(B) A(C) A(D) ABC+对全班29个同学以二进制代码编码表示，最少需要二进制的位数是( C )（29对应二进制码为 1 1 1 0 1）(A)3(B)4(C)5(D)6一块数据选择器有三个地址输入端，则它的数据输入端应有( C )(A)4(B)6(C)8(D)1下列电路中，属于时序逻辑电路的是( D ) (A)编码器(B)译码器(C)数值比较器(D)计数器分析图示电路的逻辑功能应为__________。(设输出Y=1有效)(C )(A)两个两位二进制数相加的和(B)两个两位二进制数相减的差(C)两个两位二进制数不同判断(D)两个两位二进制数相同判断决定一件事情的各个条件全部具备时这件事情才会发生，这种因果关系是( A )(A)与(B)或(C)与非(D)或非用8-3线编码器扩展成16-4线需要的芯片