计算机原理与汇编存储系统.pptVIP

第八章 存储系统 第八章 存储系统 第四节 常用的代码校验方法 例如，8位代码，编码规律是“代码中1的个数为偶数”，则： 一、奇偶校验 编码与校验过程:当某一数据写入主存时，根据有效信息中1的个数形成校验位，并将校验码写入主存。当从主存读出一个数据时，检验校验码中1的个数，判断数据是否正确。 奇偶校验只能发现一位错（L=2）。 2r≥k+r+1 若有 r位校验位，则把有效信息分成 r 组进行奇偶校验。 ②从有效信息位应参与的校验组看编码规律： 每位有效信息参与多组校验，参加组号按各位所在位号的二进制编码决定。即：A1排在 3 (0011)号位，则参加第1、2组校验，A2 排在 5 ( 0101 )号位，则参加第1、3组校验……。 这种海明码的码距L=3，应能检验两位错误，或者检验并纠正一位错误。 例（1）如果欲传送的海明码为1011010，收到的海明码也为1011010。则 G1 = P1⊕A1⊕A2⊕A4 = 1⊕1⊕1⊕0 = 1 G2 = P2⊕A1⊕A3⊕A4 = 0⊕1⊕1⊕0 = 0 G3 = P3⊕A2⊕A3⊕A4 = 1⊕1⊕1⊕0 = 1 例（3）如果欲传送海明码1011010，收到的却为1010110，则 扩展海明码：增加一个总奇偶校验位，对全部位代码进行奇偶校验。 校验法： 标记 标记 标记 0页 1页 15页 0页 1页 7页 1页 8页 9页 15页 2047页 7位 cache 主存 2页 标记 标记 3页 14页 标记 0组 1组 255组 0组 1组 7组 Cache组号 组内页号 页内地址 主存地址 7位 3位 1位 9位 Cache地址 P385 图9-19 读 写 读 写 读 写 读 写 行 （字） 译 码 0110 1011 1010 0101 VCC A0 A1 0 1 2 3 P371 图9-9 三、主存储器与CPU的连接 1.系统模式 .最小系统模式:CPU输出地址线、数据线、R / W控制线直接送往芯片。 CPU与主存间的信息交换方式： CPU通过MAR、MDR与主存交换信息。 较大系统模式: CPU芯片的引脚通过数据收发缓冲器、地址锁存器、总线控制器与系统总线相连,再与存储器相连。 专用存储总线模式：CPU与主存之间通过一组专用高速存储总线相连。 2.速度匹配与时序控制 按CPU内部操作划分时钟周期,每个时钟周期完成一个CPU内部操作。 同步控制方式:主存的一个存取周期包含若干个时钟周期。 扩展的同步控制方式:允许延长总线周期(增加时钟周期数) 异步控制方式:由异步应答信号确定。 三、主存储器与CPU的连接 3. 数据通路匹配 总线的数据通路宽度: 数据总线一次能并行传送的位数 Intel 8088: 主存按字节编址,数据总线8位。总线周期占用4个CPU时钟周期,读 / 写8位 Intel 8086: 一个总线周期存 / 取两个字节。送偶单元地址。 数据总线低8位,传送偶单元数据。 数据总线高8位,传送奇单元数据。 三、主存储器与CPU的连接 D7-4 D3-0 D7~D0 奇（高字节）地址 存储体 512K ×8 SEL A18~A0 D7~D0 偶（低字节）地址 存储体 512K ×8 SEL A18~A0 BHE A0 A19~A1 4. 有关主存的控制信号 R / W , CS ( RAS、CAS） M / IO (存储器选择命令),MREQ (控制片选译码器的使能段 ) MEMW (存储器写)、MEMR (存储器读) MEMEX (存储器扩展) 三、主存储器与CPU的连接 第三节 存储系统组织 一、 三级存储体系及其存取方式 1. 主存(内存):可以采用SRAM、DRAM 采取随机存取方式 访问任一存储单元的读 / 写时间 相同,与地址无关。 速度快:主存与CPU速度差一个数量级 ( a ) CPU与主存间设置Cache ( b ) 采用多存储体交叉访问方式 容量大: 32位地址, 直接寻址空间: 4G 2、 外存(后援存储器、辅存) . 信息组织采取文件, 数据块结构。 按存取方式分为: 顺序存取存储器(SAM), 直接 存取存储器(DAM)。 . 断电后能长期保存信息。 3、 高速缓存( Cache）：利用程序的局部性原理 处于CPU与主存之间, 存放当前最频繁使用的程序块和数据。 第三节 存储系统组织 二、 高速缓存( Cache ) 1. 地址映像 . 确定主存的一页应放在缓存的位置。 例 : 主存容量1MB, 划分为2048页, 每页512B ; Cache容量8KB, 划分为16页, 每页512B.